高速缓存元件与控制方法及其应用系统与流程

本发明的实施例是有关于一种高速缓存元件(buffer cache device)与控制方法及其应用系统。特别是有关于一种具有多阶层高速缓存的混合式高速缓存元件与控制方法及其应用系统。

背景技术：

高速缓存技术，是通过应用程序(applications)将数据从主存储器(bulk/main memory)中读取并暂时拷贝至设置于比主存储器更邻近处理器(Process Unit，PU)且可进行快速存取的储存介质(rapidly-accessible storage media)中，使处理器可从高速缓存中快速读取数据而无须再从主存储器中读取，加快读取和写入操作的速度，以节省系统的反应与运行时间(response/execution time)。

已知的高速缓存一般是采用动态随机存取存储器(Dynamic Random Access Memory，DRAM)来作储存介质。然而，动态随机存取存储器是一种易失性存储器(volatile memory)，所储存的数据可能会因为电流关闭或无预期的系统失效(sudden system crashes)而消失。为了确保数据的稳定，一般会将储存于高速缓存中的数据同步写入(synchronous write)到主存储器中。不过，此举会减低处理器的读取和写入操作效率。

为了改善此一问题，目前已有采用非易失性存储器(non-Volatile memory)来作为高速缓存。相变存储器(Phase Change Memory，PCM)，与闪存相比，具有较高的操作速度和耐受度(endurance)，是最具前景的非易失性存储器之一。然而，相变存储器使用年限(life time)低于动态随机存取存储器，且受限于写入电力的需求，一次最多只能平行写入有限的数据量，例如32个字节(bytes)，易造成写入延迟(write latency)，并不适合单独作为高速缓存。

因此，有需要提供一种更先进的高速缓存与控制方法及其应用系统， 以改善已知技术所面临的问题。

技术实现要素：

本发明的一个面向是提供一种高速缓存元件，可通过至少一个应用程序获取至少一数据。此高速缓存元件包括：第一阶高速缓存、第二阶高速缓存以及控制器。第一阶高速缓存是用来接收并储存此一数据。第二阶高速缓存具有与第一阶高速缓存不同的存储单元结构。控制器用来将储存于第一阶高速缓存中的数据写入第二阶高速缓存。

本发明的另一个面向是提供一种高速缓存元件的控制方法。其中，高速缓存元件包括第一阶高速缓存以及具有与第一阶高速缓存不同的存储单元结构的第二阶高速缓存，此高速缓存元件的控制方法包括下述部骤：首先通过第一应用程序获取并暂时储存一数据于第一阶高速缓存中。之后，再将此一数据写入第二阶高速缓存。

本发明的再一个面向是提供一种嵌入式系统(embedded system)。此嵌入式系统包括：主存储器元件、高速缓存元件以及控制器。高速缓存元件包括通过至少一个应用程序接收并储存此一数据的第一阶高速缓存，以及具有与第一阶高速缓存不同的存储单元结构的第二阶高速缓存。控制器用来将储存于第一阶高速缓存中的数据写入第二阶高速缓存；之后，再将被储存于第二阶高速缓存的数据写入主存储器。

根据上述，本发明的实施例是在提供一种多阶层快取存储器所构成的混合式高速缓存元件以及应用此种高速缓存元件的嵌入式系统。其中此一混合式高速缓存元件至少包含第一阶高速缓存以及具有与第一阶高速缓存不同的存储单元结构的第二阶高速缓存。将通过至少一个应用程序获取的至少一个数据先储存于第一阶高速缓存中，并通过阶层式写回(hierarchically write-back)方式，再将储存于第一阶高速缓存中的数据写入第二阶高速缓存中。解决已知技术单独使用动态随机存取存储器作为高速缓存的储存介质，造成数据不稳定的问题。

在一些实施例中，并通过未更新子区块管理(sub-dirty block management)来解决已知相变存储器高速缓存，却因平行写入数据量不足所衍生的和写入延迟问题。另外，更可采用最少活化 (Least-Recently-Activated，LRA)的数据取代策略(replacement policy)，来增进嵌入式系统的操作效能。

附图说明

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：

图1是根据本发明的一实施例所绘示的嵌入式系统的方块示意图；

图1′是根据本发明的另一实施例所绘示的嵌入式系统的方块示意图；

图2是根据本发明的一实施例所绘示的嵌入式系统的快取操作流程方块图；

图3是根据本发明的一实施例所绘示最近最少活化策略的选择决策流程示意图；

图4是根据本发明的一实施例所绘示的背景刷新操作的流程示意图；

图5是根据本发明的一实施例绘示Android智能型手机在不同缓冲快取模型下，采用不同应用程序进行快取操作仿真所得到的输入/输出反应时间直方图；以及

图6是根据本发明的一实施例绘示Android智能型手机在不同缓冲快取模型下，采用不同应用程序进行快取操作仿真所得到的应用程序运行时间直方图。

【符号说明】

100：嵌入式系统 100’：嵌入式系统

101：主存储器元件 102：高速缓存元件

102a：第一阶高速缓存 102b：第二阶高速缓存

102c：控制单元 103：控制器

104、app1、app2、app3：应用程序

105：虚拟程序系统或程序系统

106：驱动程序

107A、107B、block 1、block 2：区块

107A0、107B0：未更新位

107A1～16、107B1～16：次未更新位

1A～16A，1B～16B：子区块

201：将输入/输出要求写入第二阶高速缓存。

202：采用数据取代策略来选择已写入第二阶高速缓存中的未更新区块，并将所选择的未更新区块写入主存储器元件中。

203：依照控制器所发出的刷新指令，将写入第二阶高速缓存中的未更新区块写入主存储器元件中。

401：监控储存于第二阶高速缓存中未更新子区块的数量n、第一阶高速缓存的快取命中率和储存于第二阶高速缓存区块中数据的空闲时间。

402：当未更新子区块的数量、快取命中率和空闲时间三者之一高于预设标准时，进行背景刷新操作。

403：当接收到一指令要求对时，立即中止背景刷新操作，先完成指令要求，之后再重新监控。

501、502、503、504、503：标准化输入/输出反应时间。

601、602、603、604、603：标准化应用程序运行时间

I/O：输入/输出要求 n：未更新子区块的数量

α：快取命中率 t：空闲时间

S_n、S_α、S_t：预设标准 App ID：应用程序标识符

具体实施方式

本发明是提供一种混合式高速缓存元件以及应用此种高速缓存元件的嵌入式系统与控制方法，可改善已知单独使用动态随机存取存储器或像变化存储器作为高速缓存的储存介质所造成的数据不稳定与写入延迟问题。下文特举数种具有至少二种不同存储单元结构的多阶层存储器所构成的混合式高速缓存元件以及应用此种高速缓存元件的嵌入式系统与控制方法作为较佳实施例，并配合所附图式作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之 中，相同的元件，将以相同的元件符号加以表示。

请参照图1，图1是根据本发明的一实施例所绘示的嵌入式系统100的方块示意图。此嵌入式系统100包括：主存储器元件101、高速缓存元件102以及控制器103。在本发明的一些实施例中，主存储器元件101可以是一种闪存(flash memory)，但不以此为限。例如在本发明的另一些实施例中，主存储器元件101可以是记忆磁盘(disk)、嵌入式多媒体卡(embedded Multi-Media Card，eMMC)、固态硬盘(Solid State Disk，SSD)或其他可能的储存介质。

高速缓存元102件包括第一阶高速缓存102a以及第二阶高速缓存102b。其中，第二阶高速缓存102b具有与第一阶高速缓存102a不同的存储单元结构。在本发明的一些实施例中，第一阶高速缓存102a可以是动态随机存取存储器；且第二阶高速缓存102b可以是变化存储器，但不以此为限。例如在本发明的另一些实施例中，第一阶高速缓存102a可以是变化存储器动态随机存取存储器；且第二阶高速缓存102b可以是动态随机存取存储器。

换言之，只要第一阶高速缓存102a和第二阶高速缓存102b的存储单元结构不同，在一些实施例中，第一阶高速缓存102a和第二阶高速缓存102b可以分别选自于自旋转移力矩随机存取存储器(Spin Transfer Torque Random Access Memory，STT-RAM)、磁阻式随机存取存储器(Magnetoresistive Random Access Memory，MRAM)、可变电阻式存储器(Resistive Random Access Memory，ReRAM)或其他可能的储存介质。

控制器103可用来从用户空间(user space)所提供的至少一个应用程序104中，经由虚拟程序系统(Virtual File system，VFS)或程序系统105，获取至少一个数据，例如一个应用程序104的输入/输出(Input/Output)要求I/O，并将此一输入/输出要求I/O储存于第一阶高速缓存102a之中。并且，提供一种阶层式写回方法，将储存于第一阶高速缓存102a的数据写入第二阶高速缓存102b；接着，再透过驱动程序106，将储存于第二阶高速缓存102b的数据写入主存储器元件101中。

在本发明的一些实施例之中，控制器103可以是位于嵌入式系统100的主操作系统(host machine)中的处理器(如图1所绘示)。但在本发明的另 一些实施例之中，控制器103也可以是内建于高速缓存元件102中的一个控制单元102c。请参照图1′，图1′是根据本发明的另一实施例所绘示的嵌入式系统100’的方块示意图。在此一实施例中，输入/输出要求I/O的快取操作直接由高速缓存元件102来加以控制，而非由设置于嵌入式系统100’主操作系统中的控制器103来进行。

请参照图2，图2是根据本发明的一实施例所绘示的嵌入式系统100的快取操作流程方块图。在本发明的一较佳实施例中，嵌入式系统100的快取操作是通过控制器103所提供的阶层式写回程序来进行下述部骤：(1)将未更新的(dirty)输入/输出要求I/O由第一阶高速缓存102a写入第二阶高速缓存102b(如箭号201所绘示)；(2)将未更新的输入/输出要求I/O由第二阶高速缓存102b写入主存储器元件101中(如箭号202所绘示)；以及(3)进行背景刷新(background flush)将未更新输入/输出要求I/O写入主存储器元件101中(如图2箭号203所绘示)。

在本发明的一些实施例中，在进行阶层式写回程序之前，还包括对对储存于第一阶高速缓存102a和第二阶高速缓存102b中的数据(例如输入/输出要求I/O)进行未更新子区块管理。未更新子区块写入管理包含下述部骤：首先将第一阶高速缓存102a和第二阶高速缓存102b中的记忆区块区分为多个子区块，使每一个子区块包含一部分储存于第一阶高速缓存102a和第二阶高速缓存102b中的数据。接着，辨识并标注储存于每一个子区块中的一部分数据是否为未更新。

例如，以第一阶高速缓存102a为例，第一阶高速缓存102a具有区块107A和107B，可将每一个区块(例如区块107A或107A)区分为16个子区块1A～16A和1B～16B。其中，每一个子区块1A～16A和1B～16B的粒度尺寸(granularity)，实质等于可平行写入第二阶高速缓存102b的最大数据量。在本实施例中，每一个子区块1A～16A和1B～16B的粒度尺寸实质等于32个字节，亦即可平行写入相变存储器的数据量。且每一个区块107A和107B为512个字节。

另外，第一阶高速缓存102a的每一个区块107A(或107B)还包括一个区块标示位(dirty bit)107A0(或107B0)、多个子区块标示位(sub-dirty bits)107A1～16(或107B1～16)以及一个用来识别储存于区块107A(或107B)中 的输入/输出要求I/O的应用程序标识符App ID。其中，每一个子区块标示位107A1～16(或107B1～16)是对应一个子区块1A～16(或1B～16)，用以标示这些子区块1A～16A(或1B～16B)中所储存的输入/输出要求I/O的部分是否为未更新部分，并将储存输入/输出要求I/O未更新部分的子区块标示为未更新子区块(sub-dirty block)。区块标示位107A0和107B0则是用以标示其所对应的区块107A或107B中是否具有未更新子区块(dirty block)。并将具有未更新子区块者标示为未更新区块。

例如，在本实施例中，子区块标示位107A1～16和107B1～16分别由分别由16个字节成，每一个子区块标示位107A1～16和107B1～16分别对应一个子区块1A～16和1B～16B。储存有未更新的输入/输出要求I/O部分的子区块3B被子区块标示位107B3标示为未更新子区块(以绘示于子区块3B上的影线表示的)。区块标示位107A0将不具有未更新子区块则区块107A标示为已更新(clean，以C表示)；区块标示位107B0将具有未更新子区块B3的区块107B标示为未更新(以D表示)。

接着，将未更新的输入/输出要求I/O由第一阶高速缓存102a写入第二阶高速缓存102b(如箭号201所绘示)。由于储存于第一阶高速缓存102a中的输入/输出要求I/O，只有储存于未更新子区块3B中的部分未更新。因此，只需要将储存于未更新的子区块3B中的输入/输出要求I/O部分写入第二阶高速缓存102b中，即可将原本储存于非易失性高速缓存(动态随机存取存储器)中的输入/输出要求I/O转存至非易失性高速缓存(相变存储器)中。

再加上，未更新子区块3B的粒度尺寸，实质等于可平行写入第二阶高速缓存102b(相变存储器)的最大数据量。将储存于未更新区块107B中的输入/输出要求I/O的未更新部分写入第二阶高速缓存102b，并不会造成写入延迟的问题。可再不影响高速缓存元件102的反应与运行时间的前提下，达到兼顾快取数据稳定的目的。

当第一阶高速缓存102a中具有多个未更新区块时，可根据嵌入式系统100的不同需求，采用不同的数据取代策略，例如最近最少活化策略、时钟法(CLOCK)策略、先到先服务(First-Come First-Served，FCFS)策略或最近最少使用(Least-Recently-Used，LRU)策略，来决定未更新区块107B 被写入第二阶高速缓存102b的次序。在本发明的一些实施例中，在将未更新区块107B写入第二阶高速缓存102b之后，更进一步将第一阶高速缓存102a中的未更新区块加以腾空(evict)，以允许其他应用程序的输入/输出要求I/O储存于该区块中。

在本实施例之中，是采用最近最少活化策略来决定写入第二阶高速缓存102b中的未更新区块的次序。其中，所谓最近最少活化策略是选择最近最少被设定为前景(foreground)程序的未更新输入/输出要求I/O，将其优先写入第二阶高速缓存102b之中，并将储存此未更新输入/输出要求I/O的未更新区块从第一阶高速缓存102a腾空。其中，所谓的前台程序，则是指目前出现在应用嵌入式系统100的装置，例如智能型手机，的显示器画面上的程序。

例如请参照图3，图3是根据本发明的一实施例所绘示最近最少活化策略的选择决策流程示意图。为了简单说明起见，假设本实施例中的嵌入式系统100的第一阶高速缓存102a中仅具有2个区块block 1和block 2，用来分别储存来自于三种应用程序app1、app2和app3(以不同底纹)的输入/输出要求I/O。当此三种应用程序app1、app2和app3每一次被设定为前台程序时控制器103都将储存这些应用程序的区块按照被存取的先后顺序加以排列。序列中的第一名即是储存最近最多被活化(Most-Recently Activated，MRA)的区块，而最后一名即是储存最近最少被活化(LRA)的区块，亦即是会被优先写入第二阶高速缓存，并且被从第一阶高速缓存102a中腾空的区块(在本实施例之中为区块Block1)。

接着请再参照图2，嵌入式系统100的快取操作还包括将被储存于第二阶高速缓存102b区块中的未更新数据(例如储存于的输入/输出要求I/O未更新的部分)写入主存储器元件101，并腾空第二阶高速缓存102b中储存此未更新数据的区块。在本发明的一些实施例中，将储存于第二阶高速缓存102b中的未更新输入/输出要求I/O写入主存储器元件101的方式1包含二种方式：一种是采用前所述的数据取代策略，例如，例如最近最少活化策略、时钟法策略、先到先服务策略或最近最少使用略，来将未更新区块107B写入第二阶高速缓存102b中，并腾空所选择的未更新区块107B(如箭号202所绘示)。另一种则是进行背景刷新(background flush)，依照控 制器103所发出的刷新指令，将第二阶高速缓存102b中所有的未更新区块107B写入主存储器元件101中，再腾空第二阶高速缓存102b中所有的未更新区块107B(如箭号203所绘示)。由于采用数据取代策略所进行的写入与腾空操作方法已揭露如前，故不在此赘述。

请参照图4，图4是根据本发明的一实施例所绘示的背景刷新操作的流程示意图。在快取操作期间，控制器103会监控储存于第二阶高速缓存102b中未更新子区块(例如未更新子区块3B)的数量n、第一阶高速缓存101a的快取命中率(hit rate)α和储存于第二阶高速缓存的空闲时间(idle time)t(如步骤401所绘示)。当未更新子区块的数量n、快取命中率α和空闲时间t三者之一高于预设标准(n＞S_n、α＞S_α或t＞S_t)时，控制器103才会进行背景刷新操作，将位于第二阶高速缓存102b的所有未更新区块107B写入至主存储器元件101，之后腾空位于第二阶高速缓存102b中所有的未更新区块107B(如步骤402所绘示)。

由于，当储存于第二阶高速缓存102b中的未更新子区块的数量n、第一阶高速缓存101a的快取命中率α或第二阶高速缓存102b的空闲时间t高于预设标准时，代表第二阶高速缓存102b处于较空闲的状态，且储存于第二阶高速缓存102的数据较不常被应用程序所存取。利用此一空档，将较不常被应用程序所存取的数据写入主存储器元件101，并腾出第二阶高速缓存102b中的储存空间，应不会造成高速缓存元件102的工作负担。

且值得注意的是，在进行背景刷新中，当控制器103接收到另一种指令要求(demand request)而对储存于第二阶高速缓存102b的数据进行存取时。控制器103会立即中止背景刷新程序，先完成此指令要求之后，再重新对储存于第二阶高速缓存102b中未更新子区块的数量n、第一阶高速缓存101a的快取命中率α和储存于第二阶高速缓存102区块107A和107B中数据的空闲时间t进行监控(如步骤403所绘示)。

之后，通过模拟方法来比较本发明实施例所提供的包括混合式高速缓存元件102与已知快取储存元件的效能。在本发明的一实施例中，采用已知的Android智能型手机作为平台来进行模拟比较，此一模拟方法包括下述部骤：首先，搜集Android智能型手机上未进行快取储存前，包括程序标识符(process ID)、inode程序代码(inode number)、读取/写入/刷新 (read/write/fsync/flush)、输入/输出地址(I/O address)、数据大小(size)、时间戳(timestamp)...等的存取参数(access trace)。再将这些存取参数放入追踪驱动缓冲快取仿真器(trace-driven buffer cache simulator)，仿真不同高速缓存元件搭配不同缓冲快取模型，以取得仿真快取操作的存取参数。再将模拟产生的存取参数当作输入/输出负载(I/O workloads I)输入Android智能型手机中，以比较Android智能型手机对于不同应用程序采用不同缓冲快取模型进行快取操作时的效能。

模拟结果如图5和图6所绘示，图5是根据本发明的一实施例绘示Android智能型手机在不同缓冲快取模型下，采用不同应用程序进行快取操作仿真所得到的输入/输出反应时间直方图。图5分别包含5组长条柱子集(subsets)，分别代表Android智能型手机使用应用程序Browser、Facebook、Gmail和Fliboard以不同缓冲快取模型进行仿真后所得到的模拟结果以及其平均值Average。而每一长条柱组合包含5条长条柱501、502、503、504和505，分别代表单独采用动态随机存取存储器作为高速缓存的储存介质的缓冲快取模型(以DRAM表示)、单独采用相变存储器作为高速缓存的储存介质的缓冲快取模型(以PCM表示)、单独采用本案实施例提供的混合式高速缓存元件102作为高速缓存的储存介质的缓冲快取模型(以Hybrid表示)、采用混合式高速缓存元件102作为高速缓存，并搭配未更新子区块写入管理的缓冲快取模型(以Hybrid+sub表示)以及采用本混合式高速缓存元件102作为高速缓存，搭配未更新子区块写入管理和刷新操作的缓冲快取模型(以Hybrid+sub+BG表示)，在进行模拟快取操作之后所得到的标准化输入/输出反应时间。

在本实施例之中，模拟的结果是以单独采用动态随机存取存储器的缓冲快取模型(DRAM)进行仿真所得到的输入/输出反应时间进行标准化。根据图5所绘示的模拟结果可以发现，相较于单独采用动态随机存取存储器的缓冲快取模型(DRAM)，单独采用混合式高速缓存元件102的缓冲快取模型(Hybrid)可以使标准化输入/输出反应时间平均值减少7％；采用混合式高速缓存元件102并搭配未更新子区块写入管理的缓冲快取模型(Hybrid+Sub)可以使标准化输入/输出反应时间平均值减少13％；采用本混合式高速缓存元件102并搭配未更新子区块写入管理和刷新操作的缓冲快 取模型(Hybrid+Sub+BG)则可以使标准化输入/输出反应时间平均值减少20％。显示，使用本案实施例提供的混合式高速缓存元件102作为高速缓存的储存介质，可大幅减少Android智能型手机快取操作时的输入/输出反应时间。

图6是根据本发明的一实施例绘示Android智能型手机在不同缓冲快取模型下，采用不同应用程序进行快取操作仿真所得到的运行时间直方图。图6分别包含5组长条柱组合，分别代表Android智能型手机使用应用程序Browser、Facebook、Gmail和Filpboard，以不同缓冲快取模型进行仿真快取操作之后所得到的模拟结果以及其平均值Average。而每一长条柱组合包含5条长条柱601、602、603、604和605，分别代表单独采用动态随机存取存储器作为高速缓存的储存介质的缓冲快取模型(DRAM)、单独采用相变存储器作为高速缓存的储存介质的缓冲快取模型(PCM)、单独采用本案实施例提供的混合式高速缓存元件102作为高速缓存的储存介质的缓冲快取模型(Hybrid)、采用混合式高速缓存元件102作为高速缓存，并搭配未更新子区块写入管理的缓冲快取模型(Hybrid+Sub)以及采用本混合式高速缓存元件102作为高速缓存，并搭配未更新子区块写入管理和刷新操作的缓冲快取模型(Hybrid+Sub+BG)，在进行模拟快取操作之后所得到的标准化应用程序运行时间。

在本实施例之中，模拟的结果是以单独采用动态随机存取存储器的缓冲快取模型(DRAM)进行仿真所得到的应用程序运行时间时间进行标准化。由图6所绘示的结果可以发现，与单独采用动态随机存取存储器作为高速缓存的储存介质的缓冲快取模型(DRAM)相比，采用混合式高速缓存元件102作为高速缓存，并搭配未更新子区块写入管理和背景刷新操作的缓冲快取模型(Hybrid+Sub+BG)可以使标准化运行时间平均值减少12.5％。与单独采用相变存储器元件作为高速缓存的储存介质的缓冲快取模型(DRAM)相比，采用混合式高速缓存元件102作为高速缓存，并搭配未更新子区块写入管理的缓冲快取模型(Hybrid+Sub)可以使标准化运行时间平均值减少12.3％。显示使用本案实施例提供的混合式高速缓存元件102作为高速缓存的储存介质，可大幅降低Android智能型手机的应用程序运行时间。

根据上述，本发明的实施例是在提供一种多阶层快取存储器所构成的混合式高速缓存元件以及应用此种高速缓存元件的嵌入式系统。其中此一混合式高速缓存元件至少包含第一阶高速缓存以及具有与第一阶高速缓存不同的存储单元结构的第二阶高速缓存。将通过至少一个应用程序获取的至少一个数据先储存于第一阶高速缓存中，并通过阶层式写回方式，再将储存于第一阶高速缓存中的数据写入第二阶高速缓存中。解决已知技术单独使用动态随机存取存储器作为高速缓存的储存介质，造成数据不稳定的问题。

在一些较佳实施例中，可采用动态随机存取存储器和相变存储器分别作为第一阶高速缓存和第二阶高速缓存。并且在进行阶层式写回之前，先对第一阶高速缓存进行未更新子区块写入管理，以及在阶层式写回中对第二阶高速缓存进行背景刷新，藉以来解决已知单独采用相变存储器作为高速缓存的储存介质，却因平行写入数据量不足所衍生的和写入延迟问题。另外，更可采用最少活化的数据取代策略，来增进嵌入式系统的操作效能。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。