涉及多存储体存储器电路系统的系统和方法与流程

本申请要求于2014年6月5日提交的美国临时专利申请No.62/008451的权益/优先权，该申请的全部内容通过引用结合于此。

技术领域

本创新的各方面一般而言涉及多存储体(multi-bank)存储器电路系统，并且更具体地，涉及与通过多存储体存储器电路系统捕获和传播地址以及写数据有关的系统和方法。

背景技术：

举例来说，在Quad-B2SRAM中，每个时钟周期可以发起读和写这两个操作，并且每个时钟周期每次操作传送两个节拍(beat)的数据(即，数据传输为DDR——双倍数据速率)。

如图1中所绘出的，通过在K 62输入时钟101的上升沿同步地断言R#32控制引脚“低”，并且通过在K 62输入时钟103的上升沿同步地在A地址引脚上提供读地址，读操作被启动。

通过在K 62输入时钟102的上升沿同步地断言W#34控制引脚“低”，通过在半个周期之后的K#64输入时钟104的上升沿同步地在A 42地址引脚上提供写地址，通过在KD 54输入时钟105的上升沿同步地在D 52数据引脚上提供第一节拍的写数据，并且通过在半个周期之后的KD#56输入时钟106的上升沿同步地在D 52数据引脚上提供第二节拍的写数据，写操作被启动。

注意，K#64输入时钟是K 62输入时钟的反相，并且KD#56输入时钟是KD 54输入时钟的反相。K 62与K#64标称地异相180度，KD 54与KD#56也是如此，但是这两对时钟都允许具有偏离180度的某个相位偏移量。KD 54/KD#56可以与K 62/K#64同步或者物理上相同。当KD 54/KD#56与K 62/K#64同步时，它们是相同的频率并从相同的源时钟生成，但允许具有某个相位偏移量。

附图说明

构成本说明书的一部分的附图示出了本创新的各种实现和方面，并且与描述一起帮助示出本发明的原理。在附图中：

图1是现有的存储器电路的时序图。

图2A是与本创新的一个或多个方面一致的例示性高级系统的框图。

图2B是绘出了与本创新的一个或多个方面一致的例示性读和写定时方面的时序图。

图3是绘出了与本创新的一个或多个方面一致的例示性多存储体存储器电路系统的框图。

图4是绘出与本创新的一个或多个方面一致的例示性地址输入电路系统的框图。

图5是绘出与本创新的一个或多个方面一致的例示性控制输入锁存器电路系统的框图。

图6是绘出了符合与本创新的一个或多个方面的例示性解复用器的框图。

图7是绘出了符合与本创新的一个或多个方面的例示性读/写电路系统的框图。

图8是绘出了符合与本创新的一个或多个方面的例示性地址复用器的框图。

图9是绘出了符合与本创新的一个或多个方面的例示性地址复用器的框图。

图10是绘出了符合与本创新的一个或多个方面的例示性数据输入电路系统的框图。

图11是绘出了符合与本创新的一个或多个方面的例示性数据解复用器的框图。

图12是绘出了符合与本创新的一个或多个方面的例示性数据复用器的框图。

具体实施方式

现在将详细参考本创新，其例子在附图中示出。在以下描述中阐述的实施例不代表符合要求保护的发明的所有实现。相反，它们仅仅是符合与本创新相关的某些方面的一些例子。只要可能，在所有附图中相同的附图标记被用来指代相同或相似的部分。

在本文中本发明的一些实现描述了用于捕获读和写地址对并将它们传播到每个存储器存储体(memory bank)的系统和方法。读和写控制信号被捕获并传播到每个存储器存储体。每个写操作有两个节拍的写数据被捕获和传送，并被传播到每个存储器存储体。下面提供关于不同实现的细节。

在每个存储器存储体处，读和写地址的存储体地址部分被用来确定相关联的(一个或多个)读和/或写操作是否针对该特定存储体。

在每个存储器存储体处，如果相关联的(一个或多个)读和/或写操作针对该特定存储体(如由读和写地址的存储体地址部分确定)，则读和写地址的非存储体地址部分被用来选择存储体内要被读和/或写的(一个或多个)特定位置。

在每个存储器存储体处，如果相关联的写操作针对该特定存储体(如由写地址的存储体地址部分确定)，则适当的两个节拍的写数据被选择存储在该存储体内的特定位置(如由写地址的非存储体地址部分确定)。

图2A是符合本创新的一个或多个方面的主机10和多存储体存储器电路系统20的框图。在这个例子中，存储器电路系统20被示为SRAM，但本领域普通技术人员将理解，可以结合本文中阐述的各种多存储体存储器电路系统来使用许多其它类型的存储器。存储器电路系统20可以包括存储器阵列70，可以对存储器阵列70读、写数据。存储器电路系统20还可以包括读/写(R/W)控制电路系统30、地址电路系统40、写数据电路系统50和/或时钟电路系统60。

主机10可以包括被配置为与存储器电路系统20通信的存储器控制器15(例如，在这个例子中是SRAM控制器)。例如，如下面更详细地解释的，存储器控制器15可以向R/W控制电路系统30发送第一读控制R#32和/或第一写控制W#34信号，向地址电路系统40发送地址信号A 42，向写数据电路系统50发送数据信号D 52，向写数据电路系统50发送输入时钟信号KD 54和/或KD#56，和/或向R/W控制电路系统30、地址电路系统40、写数据电路系统50和时钟电路系统60中的一个或多个发送输入时钟信号K 62和/或K#64。

R/W控制电路系统30、地址电路系统40、写数据电路系统50和/或时钟电路系统60可以彼此通信，并且地址电路系统40和/或写数据电路系统50可以与存储器阵列70通信。例如，如下面更详细地解释的，时钟电路系统60可以向写数据电路系统50和/或地址电路系统50提供时钟信号Ku 66、Ku#68、Kv 72和/或Kv#74。此外，R/W控制电路系统30可以向地址电路系统40发送读和/或写控制信号36。地址电路系统40可以向存储器阵列70发送地址位置数据Au44和/或Av 46，以指定要读出或写入的存储器地址。写数据电路系统可以向存储器阵列70发送写数据D0u 76、D0v 78、D1u 82和/或D1v 84。

图2A示出了主机10和多存储体存储器电路系统的高级例子。下面的详细描述提供了过程和/或系统的部件的具体例子，其可以提供涉及通过多存储体存储器电路系统20捕获和传播地址和写数据的特征和/或优点。

例如，多存储体双管道SRAM设备可以包括以存储器阵列频率操作并包括多个SRAM存储体的存储器阵列，其中每个SRAM存储体包括被组织为行和列的矩阵的单端口SRAM存储器单元块、解码器、感测放大器、以及存储器单元存取电路系统。SRAM设备可以包括针对每个SRAM存储体控制单个时钟周期内的读操作和写操作的读/写控制电路。SRAM设备可以包括含有地址电路系统的地址输入管线电路，地址电路系统以至少两倍于存储器阵列频率的地址电路系统频率操作。SRAM设备可以包括含有数据电路系统的数据输入管线电路，数据电路系统包括至少两倍于存储器阵列频率的数据电路频率，其中数据电路系统接收包括节拍一写数据和节拍二写数据的第一节拍和第二节拍的写数据。SRAM设备还可以在多个SRAM存储体处包括存储体存取电路系统。

在一些实施例中，地址电路系统可以接收读地址和写地址并且根据读地址和写地址形成读/写地址流，以便将读/写地址流送到对应的SRAM存储体。地址电路系统还可以将读/写地址拆分成读地址流和写地址流并且根据读地址流和写地址流形成读/写地址流以便读和写对应的SRAM存储体。在一些实施例中，数据电路系统可以接收第一节拍和第二节拍的写数据并且用第一节拍和第二节拍形成第一写数据流，以便将第一写数据流送到对应的SRAM存储体。数据电路系统还可以将第一写数据流拆分成用于将第一节拍写入对应的SRAM存储体的第二写数据流和用于将第二节拍写入对应的SRAM存储体的第三写数据流。

图2B是绘出了符合本创新的一个或多个方面的例示性读和写定时方面的时序图。图2B绘出了与图3至12相关联的信号定时。在Ain地址字段中列出的“(n)”指示存储体“n”是用于此特定操作的目标存储体。

注意，当以最大频率操作时(如图2B中所示)，由当包含读地址时的MA(n)的宽度可知，读操作的持续时间可以大于一个周期，并且，由当包含写地址时的MA(n)的宽度显然的，写操作的持续时间可以小于一个周期。

还应注意，当以最大频率操作并且读操作在周期“n”中启动时，它必须是针对与在周期“n-1”中被读取的存储体不同的存储体，因为两个读操作将由于它们的持续时间大于一个周期而有一些重叠，并且是与在周期“n-1”中被写入的存储体不同的存储体，因为读操作将与整个写操作重叠。在这个特定的实现中，这些将是仅有的存储体冲突限制，但是，如果期望的话，可以施加其它的存储体冲突限制。

还应注意，当以较慢的频率操作使得读操作的持续时间小于一个周期时，在周期“n”中启动的读操作可以是针对与在周期“n-1”中被读取的存储体相同的存储体，并且在那种情况下，仅剩的存储体冲突限制可以是周期“n”中的读取不能针对与在周期“n-1”中被写入的存储体相同的存储体，但是，如果期望的话，可以施加其它的存储体冲突限制。

图3是八存储体Quad-B2SRAM实现的例示性框图，其中每个存储体321与1:2A解复用器(地址解复用器)311、2:1A复用器(地址复用器)312和/或1:2D解复用器(数据解复用器)313相关联。地址输入锁存器/复用器AILM 301可以锁存读和写地址42，并将它们时分复用成可以被送到每个存储器存储体321的单个读/写地址流Ain 411。控制输入锁存器CIL 302可以锁存读和写控制信号R#32、W#42，读和写控制信号R#32、W#42可以随后被送521、522到每个存储器存储体321。数据输入锁存器/复用器DILM 303可以锁存两个节拍的写数据52，并将他们时分复用成可被送到每个存储器存储体321的单个写数据流Din 1021。

在每个存储器存储体，Ain 411读/写地址流可以被A解复用器311解复用为可以由R#32和W#42控制信号生效的单独的读地址和写地址。2:1复用器312可被用来选择那些地址中的哪些地址被用来读和/或写存储体321。

在每个存储器存储体321，Din写数据流1021可以被解复用器313解复用为可被用来写存储体321的分离的节拍一和节拍二写数据。

以这种方式，在任何特定周期内启动的读操作可以与在同一周期内启动的写操作配对，并且这两个操作可以在两个周期上顺序地执行，要么针对相同的存储器存储体，要么针对不同的存储体。相结合地，相关联的读和写地址可以通过AILM 301、1:2A解复用器311和2:1A复用器312传播到每个存储器存储体321，相关联的读和写控制信号可以通过CIL 302传播到每个存储器存储体321，并且相关联的写数据可以通过DILM 303和1:2D解复用器313传播到每个存储器存储体321。

注意，因为读和写操作对可以在两个周期上执行，而读和写操作对可以在每个周期被启动，所以在新的读和写操作对被启动时，一个或两个存储器存储体可能是忙的(即，在被访问的中间)。用户可以尝试避免“存储体冲突”，即，避免读取由于先前的读和写操作而忙的存储体。

还应注意，利用本文的发明，当对同一存储体启动的读和写操作在两个周期上顺序执行时，每个操作可以不必在一个周期内执行。相反，假定两个操作的组合持续时间不大于两个周期，则读操作可以在大于一个周期中执行，并且写可以在少于一个周期中执行。这个概念在图13中示出并在下面详细讨论。

地址&控制输入

图4是绘出了符合本创新的一个或多个方面的例示性地址输入电路系统的框图。图4示出了包括两个寄存器(或锁存器)401、402以及复用器411的AILM(例如，图3的AILM 301)。例如，寄存器RA 401可以在每个周期使用K 62的上升沿捕获读地址，而不管第一读控制R#32在那个时钟沿被捕获为“低”还是“高”；因此，如果读操作未在该周期内启动，则捕获的地址可能不被使用。寄存器WA 402可以使用K#64的上升沿来捕获写地址。一种实现方式可以仅在其中第一写控制W#34在K的前一上升沿被捕获为“低”的周期中使用K#64的上升沿；因此，所捕获的写地址可以总是被使用，并且在写操作未启动的那些周期中可以节省功率。

复用器AM 411可以将所捕获的读和写地址时分复用到可被送到每个存储器存储体的单个读/写地址流Ain 411中。K 62时钟为“高”可以导致读地址401被选择(即，被复用到Ain地址流中)，并且K#64时钟为“高”可以导致写地址402被选择(即，被复用到Ain地址流中)。就像对于WA 402寄存器，一种实现方式可以仅在其中第一写控制W#34在K的前一上升沿被捕获为“低”的周期中使用K#64的上升沿；因此，如果写操作被启动，则Ain可以仅从读地址改变为写地址，并且在写操作未启动的那些周期中可以节省功率。

图5是绘出了符合本创新的一个或多个方面的例示性控制输入锁存器电路系统的框图。如图5中所示，CIL(例如，图3的CIL 302)可以包括三个寄存器(或锁存器)501、502、512以及两个反相器521、522。寄存器RD 501可以在每个周期使用K 62的上升沿来捕获(低态有效)读控制信号，并且其输出可以被反相521，以创建高态有效的Rin信号。寄存器WR 502可以在每个周期使用K 62的上升沿捕获(低态有效)写控制信号，寄存器WR1 512可以在每个周期使用K#64的上升沿来重新锁存来自WR的写控制信号，并且其输出可以被反相522，以产生高态有效的Win信号。

图6是绘出了符合本创新的一个或多个方面的例示性解复用器的框图。在图6中的每个存储器存储体(例如，图3的存储器存储体321)处，Ain读/写地址流中的存储体地址可以被预解码器601解码，以生成单比特输出bank(n)，如果存储体地址指示对应的读或写操作针对该特定存储体，则单比特输出可以是有效的。

四个AND门611、612、641、642和三个寄存器(或锁存器)621、622、632可被用来将bank(n)信号解复用为分开的读bank(n)和写bank(n)信号(代表存储体地址的1:2A解复用器311)，并且那两个bank(n)信号可被用来生成读bank(n)时钟和写bank(n)时钟。例如，bank(n)可以经由AND门611与Rin并与NOT(WBA(n))进行逻辑AND运算，以生成rbank(n)，以确保其在随后被RBAn锁存时是从有效读地址生成的并且，如果忽略存储体冲突限制，那么如果读bank(n)与(在前一周期中启动的)写bank(n)冲突，则防止读bank(n)发生。例如，bank(n)可以经由AND门612与Win进行逻辑AND运算，以生成wbank(n)，以确保其在随后被WBAn锁存时是从有效写地址生成的。

寄存器RBAn 621可以使用作为K的延迟版本的K1的上升沿来捕获rbank(n)，由此生成可以有效一个周期的读bank(n)信号RBA(n)。RBA(n)可以经由AND门641与延迟版本的K1进行逻辑AND运算，由此生成读bank(n)时钟KR(n)。

寄存器WBAn 622可以使用作为K#64的延迟版本的K1#的上升沿来捕获wbank(n)，由此生成可以有效一个周期的第一写bank(n)信号WBA(n)。

寄存器WBA1n 632可以使用K1的上升沿重新锁存WBA(n)，由此生成可以有效一个周期的第二写bank(n)信号WBA1(n)。WBA1(n)可以经由AND门642与延迟版本的K1进行逻辑AND运算，由此生成写bank(n)时钟KW(n)。

图7是绘出了符合本创新的一个或多个方面的例示性读/写电路系统的框图。在每个存储器存储体(例如，图3的存储器存储体321)处，并且如图7中所绘出的，读bank(n)和写bank(n)脉冲可以根据图6中生成的两个时钟生成。

单冲击(One Shot)逻辑711可以使用KR(n)来生成单冲击脉冲Rnp。读自定时逻辑721可以使用Rnp来生成可有效长至小于两个周期但不必小于或等于一个周期的读bank(n)脉冲R(n)，其最终可导致读bank(n)操作发生。

KW(n)可以经由AND门702与NOT(R(n))进行逻辑AND运算，以确保W(n)在R(n)之后开始。单冲击逻辑712可以使用AND门Wn2的输出来生成单冲击脉冲Wnp。写自定时逻辑722可以使用Wnp来生成可有效长达小于或等于一个周期的写bank(n)脉冲W(n)，其最终可导致写bank(n)操作发生。R(n)有效和W(n)有效的组合持续时间可以小于或等于两个周期。

图8是绘出了符合本创新的一个或多个方面的例示性地址复用器的框图。在每个存储器存储体(例如，图3的存储器存储体321)处，并且如图8所绘出的，Ain读/写地址流中的非存储体地址可以由预解码器801解码，三个寄存器812、821、822可被用来将解码后的非存储体地址两路解复用为分开的bank(n)读地址和写地址(代表非存储体地址的1:2A解复用器311)，并且2:1复用器831(代表2:1A复用器312)可被用来选择那些地址中的哪些地址被用来读和/或写特定的存储体。

寄存器RAn 821可以使用KR(n)的上升沿(参见图6)来捕获解码后的非存储体地址，由此生成bank(n)读地址RA(n)。寄存器WAna 812可以在每个周期使用K1#的上升沿捕获解码后的非存储体地址，并且寄存器WAn 822可以使用KW(n)(参见图6)的上升沿重新锁存来自WAna的解码后的非存储体地址，由此生成bank(n)写地址WA(n)。

复用器831可被用来选择那些bank(n)地址RA(n)和/或WA(n)中的哪些可被用来读和/或写特定的存储器存储体。R(n)可以使得RA(n)被选择，而W(n)可以使得WA(n)被选择。

图9是绘出了符合本创新的一个或多个方面的例示性地址复用器的框图。图4和8中绘出的地址复用器可以如图9中所示那样实现。A 42和B 48可以是到复用器的两个输入，并且Y 901可以是复用器的输出。AS 942和BS 948可以是能控制Y为A、Y为B还是Y为0的两个“选择”信号。地址复用器901是地址复用器的逻辑表示。在实现形式中，它可以包括三个驱动器DRA 911、DRB 912和DRX913。如本领域普通技术人员将认识到的，图9的复用器是一种可能的复用器实现，但是各种众所周知或新型的复用器也可以在本文所述的创新的实现中使用。

当AS有效时，DRA的输出可以是A，而当AS无效时，DRA的输出可以是三态。当BS有效时，DRB的输出可以是B，而当BS无效时，DRB的输出可以是三态。当AS和BS都无效时，DRX的输出可以是0，否则可以是三态。

数据输入

图10是绘出了符合本创新的一个或多个方面的例示性数据输入电路系统的框图。图10示出了包括四个寄存器(或锁存器)1001、1002、1011、1012以及复用器1021的DILM(例如，图3的DILM303)。寄存器D0KD 1001可以在每个周期使用KD 54的上升沿来捕获节拍一写数据，而不管第一写控制W#34在同一时钟内在K 62的上升沿被捕获为“低”还是“高”；因此，如果写操作未在该周期内启动，则捕获的数据可能不被使用。寄存器D1KD 1002可以在每个周期使用KD#56的上升沿捕获节拍二写数据，而不管第一写控制W#34在同一时钟内在K 62的上升沿被捕获为“低”还是“高”；因此，如果写操作未在该周期内启动，则捕获的数据可能不被使用。寄存器D0K 1011可以使用K#64的上升沿来重新锁存来自D0KD的节拍一写数据，由此将数据从KD 54时钟域传送到K 62时钟域。寄存器D1K 1012可以使用K 62的上升沿重新锁存来自D1KD的节拍二写数据，由此将数据从KD 54时钟域传送到K 62时钟域。复用器DM 1021可以将所捕获的节拍一和节拍二写数据时分复用到可被送到每个存储器存储体的单个写数据流Din中。K#64时钟为“高”可以使得节拍一写数据被选择(即，被复用到Din写数据流中)，并且K 62时钟为“高”可以使得节拍二写数据被选择(即，被复用到Din写数据流中)。就像对于图4中的复用器AM 411，一种实现方式可以仅在其中第一写控制W#34在K的前一上升沿被捕获为“低”的周期中使用K#64和K 62；因此，如果写操作被启动，则Din可以仅改变为一组新的节拍一和节拍二写数据，并且在写操作未启动的那些周期中可以节省功率。

注意，在写数据路径中阶段一和二的实现可以允许KD 54时钟沿超前或落后于对应的K 62时钟沿大约半个周期。

图11是绘出了符合本创新的一个或多个方面的例示性数据解复用器的框图。在每个存储器存储体(例如，图3的存储器存储体321)，并且如图11中所绘出的，三个寄存器1101、1111、1112可被用来将Din写数据流按两路解复用为可被用来写特定存储体的分开的bank(n)节拍一和节拍二写数据(代表1:2D解复用器313)。

寄存器D0na 1101可以在每个周期使用K1#的上升沿捕获节拍一写数据，并且寄存器D0n 1111可以使用KW(n)(参见图6)的上升沿重新锁存来自D0na的节拍一写数据，由此生成可被用来写特定存储器存储体的bank(n)节拍一写数据D0(n)。寄存器D1n 1112可以使用KW(n)的上升沿(参见图6)来捕获节拍二写数据，由此生成可被用来写特定存储器存储体的bank(n)节拍二写数据D1(n)。

图12是绘出了符合本创新的一个或多个方面的例示性数据复用器的框图。图10中绘出的数据复用器可以如图12中所示那样实现。如本领域普通技术人员将认识到的，图12的复用器是一种可能的复用器实现，但是各种众所周知或新型的复用器也可以在本文所述的创新的实现中使用。

A 42和B 48可以是到复用器1201的两个输入，并且Y可以是复用器1201的输出。AS 942和BS 948可以是控制Y为A还是Y为B的两个选择信号。数据复用器1201可以是数据复用器的逻辑表示。在一些实现中，数据复用器1201可以包括两个驱动器DRA 1211和DRB 1212以及锁存器1213。当AS有效时，DRA的输出可以是A，而当AS无效时，DRA的输出可以是三态。当BS有效时，DRB的输出可以是B，而当BS无效时，DRB的输出可以是三态。锁存器1213可被用来在AS和BS都被停用之后将输出Y保持在其当前状态。

其它特征/方面

除了上述存储器创新和存储器体系架构之外，本发明还尤其包括存储器操作的方法、制造符合本文的特征和/或功能的存储器设备的方法、产品(诸如SRAM或体现SRAM的产品)、以及经由这种过程生产的产品。以示例而非限制的方式，本文的存储器制造方法可以包括已知的RAM制造工艺，诸如涉及诸如p-mos和n-mos晶体管形成、多个金属化层和/或局部互连等方面的CMOS技术。例如，这里的各种示例性/主要工艺在美国专利No.4794561、5624863、5994178、6001674、6117754、6127706、6417549、6894356和7910427以及美国专利申请公开No.US2007/0287239A1的背景/公开内容中得到阐述，这些专利和专利申请通过引用被结合于此。

在一些情况下，可以实现本创新的各方面，例如，其涉及包含与电路系统相关联地执行的程序模块的逻辑和/或逻辑指令。一般而言，程序模块可以包括执行特定任务或实现特定逻辑、控制、延迟或指令的例程、程序、对象、部件、数据结构等。本发明还可以在分布式电路设置的背景下实现，其中电路系统经由通信总线、电路系统或链路连接。在分布式设置中，控制/指令可以从包括存储器存储设备的本地计算元件和远程计算元件这两者发生。

如本文所公开的，符合本发明的特征可以经由和/或涉及计算机硬件、软件和/或固件来使用。例如，本文公开的系统和方法可以结合各种形式实现或使用，包括例如存储器、数据处理器，诸如在还包括存储器、数据库、数字电子电路系统、固件、软件的计算设备或它们的组合。另外，虽然所公开的实现当中有一些描述了具体的硬件组件，但是与本创新一致的系统和方法可以在硬件、软件和/或固件的任意组合的背景下实现。另外，本创新的上述特征和其它方面及原理可以在各种存储器环境中实现。此类环境和相关应用可以为执行根据本发明的各种例程、过程和/或操作而被特别地构造，或者它们可以包括通过代码选择性地激活或重新配置以提供必要功能性的通用计算机或计算平台。本文公开的过程不固有地与任何特定的计算机、网络、体系架构、环境或其它装置相关，并且可以由硬件、软件和/或固件的合适组合来实现。例如，各种通用机器可以与根据本发明的教导编写的程序一起使用，或者可以更方便地构造专用装置或系统来执行所需的方法和技术。

本文所述的方法和系统的各方面，诸如逻辑，可以被实现为编程到各种电路系统中的任何电路系统中的功能，其中各种电路系统包括可编程逻辑设备(“PLD”)，诸如现场可编程门阵列(“FPGA”)、可编程阵列逻辑(“PAL”)设备、电可编程逻辑和存储器设备和基于标准单元的设备，以及专用集成电路。用于实现各方面的一些其它可能性包括：存储器设备、具有存储器的微控制器(诸如EEPROM)、嵌入式微处理器、固件、软件等。此外，各方面可以体现在具有基于软件的电路仿真、离散逻辑(顺序和组合)、定制设备、模糊(神经)逻辑、量子设备以及任何上述设备类型的混合的微处理器中。底层设备技术可以以各种部件类型提供，例如，如互补金属氧化物半导体(“CMOS”)那样的金属氧化物半导体场效应晶体管(“MOSFET”)技术、如发射极耦合逻辑(“ECL”)那样的双极技术、聚合物技术(例如，硅共轭聚合物和金属共轭聚合物-金属结构)、混合的模拟和数字，等等。

还应注意，就其行为、寄存器传送、逻辑组件和/或其它特点而言，本文公开的各种逻辑和/或功能可以利用硬件、固件和/或在各种机器可读或计算机可读介质中体现的数据/指令的任何数量的组合来体现。其中可以体现此类格式化数据和/或指令的计算机可读介质包括但不限于各种形式的非易失性存储介质(例如，光学、磁性或半导体存储介质)，但是不包括诸如载波的临时介质。

除非上下文明确要求，否则贯穿整个说明书和权利要求书，词“包括”、“包含”等应当在包容性的意义上而不是在排他或详尽的意义上被解释，即，在“包括但不限于”的意义上。使用单数或复数的词语也分别包括复数或单数。此外，词“本文”、“下文”、“以上”、“以下”及类似含义的词语指代作为整体的本申请，而不是本申请的任何特定部分。当在引用两个或更多个项的列表时使用词“或”时，那个词涵盖该词语的所有以下解释：列表中的任何项、列表中的所有项以及列表中的项的任意组合。

虽然本文已具体描述了本发明的某些目前优选的实施例，但是对于本发明所属领域的技术人员来说显而易见的是，在不背离本创新的精神和范围的情况下，可以进行本文所示和所描述的各种实现的变化和修改。因而，本发明意在仅限于适用的法律规则所要求的范围。