用于存储器装置的驱动器电路的制作方法

本发明涉及驱动器电路的领域，特别是涉及用于将偏置电压提供到存储器装置的驱动器电路以及操作驱动器电路的方法。

背景技术：

在操作(例如，读取、擦除和编程)存储器装置时，通常必须将适当偏置电压提供到相关单元，以便选择单元并使其准备好执行操作。举例来说，快闪存储器装置通常接收控制栅极(CG)偏置电压和选择栅极(SG)偏置电压。

可需要能够提供此类偏置电压的简单和紧凑型驱动器电路。

技术实现要素：

根据本发明的第一方面，提供用于将偏置电压提供到存储器装置(特别是快闪存储器装置)的驱动器电路。该驱动器电路包括：(a)电平位移器闩锁，其包括第一闩锁输入端、第一闩锁控制端、闩锁电压供应端、第一闩锁输出端和第二闩锁输出端，其中电平位移器闩锁适用于取决于第一闩锁输入端处的电压，在第一闩锁输出端处提供第一电压和第二电压中的一个以及在第二闩锁输出端处提供第一电压和第二电压中的另一个；其中第一电压取决于施加到闩锁电压供应端的电压，且第二电压取决于施加到第一闩锁控制端的电压；(b)第一输出级，其包括第一开关元件、第二开关元件、第一电压供应端、第二电压供应端和第一偏置电压输出端，其中第一开关元件适用于取决于第一闩锁输出端处的电压，将第一偏置电压输出端连接到第一电压供应端，且其中第二开关元件适用于取决于第二闩锁输出端处的电压，将第一偏置电压输出端连接到第二电压供应端；以及(c)第二输出级，其包括第三开关元件、第四开关元件、第三电压供应端、第四电压供应端和第二偏置电压输出端，其中第三开关元件适用于取决于第一闩锁输出端处的电压，将第二偏置电压输出端连接到第三电压供应端，且其中第四开关元件适用于取决于第二闩锁输出端处的电压，将第二偏置电压输出端连接到第四电压供应端。

此方面是基于如下想法：使用单个电平位移器闩锁将两个偏置电压输出端处的电压在由供应电压确定的个别电压电平与施加到闩锁控制端的电压之间切换。由此单个驱动器电路能够取决于第一闩锁输入端处所提供的电压(即，输入信号)同时产生两个个别偏置电压。换句话说，在翻转闩锁之前，第一闩锁输出端处的电压例如等于第一电压，而第二闩锁输出端处的电压等于第二电压，在这个意义上，操作电平位移器闩锁以在两个(可调整)电压(第一电压和第二电压)之间翻转。一旦翻转，此情形发生改变以使得第一闩锁输出端处的电压现在等于第二电压，而第二闩锁输出端处的电压现在等于第一电压。使用来自闩锁的输出电压来控制两个输出级以提供用于存储器装置的相应偏置电压。

因此，本发明提供能够同时传递用于存储器装置的两个偏置电压的单个紧凑型电路。

根据实施例，电平位移器闩锁包括交叉耦合地布置的第一反相器电路和第二反相器电路，其中第一反相器电路的输出耦合到第一闩锁输出端，且其中第二反相器电路的输出耦合到第二闩锁输出端。

因此，电平位移器闩锁可使用简单结构中的简单组件来实现。

根据另一实施例，第一和第二反相器电路中的每一个反相器电路包括PMOS晶体管和NMOS晶体管。

根据另一实施例，电平位移器闩锁进一步包括第二闩锁输入端和第二闩锁控制端，电平位移器闩锁进一步适用于取决于第二闩锁输入端处的电压，在第一闩锁输出端处提供第一和第二电压中的一个且在第二闩锁输出端处提供第一和第二电压中的另一个，且第二电压进一步取决于施加到第二闩锁控制端的电压。

在这些实施例中，驱动器电路甚至更加灵活，同时仍易于实施。

根据另一实施例，第二闩锁输入端适用于接收被提供到第一闩锁输入端的输入信号的反相信号。

换句话说，闩锁使用呈正相和反相形式的一个单个输入信号来控制闩锁的翻转。

根据另一实施例，电路进一步包括用于将预定电压选择性地提供到闩锁电压供应端和第一、第二、第三和第四电压供应端中的至少一个的电荷泵。

通过使用电荷泵，可施加(在有限时间段内)高于可用供应电压的电压，使输出广泛多种偏置电压的灵活性进一步增加。

根据另一实施例，第一输出级的第一开关元件包括至少一个NMOS晶体管(特别是可以包括并联布置的一对NMOS晶体管)，和/或第一输出级的第二开关元件包括NMOS晶体管。

根据另一实施例，第二输出级的第三和第四开关元件中的每一个开关元件包括NMOS晶体管。

一般来说，使用NMOS晶体管具有优势，因为这些NMOS晶体管允许快速电压改变。

根据另一实施例，电路进一步包括用于保护一个或多个其它元件免于过量电压的一个或多个级联元件。

特别是，级联元件可为布置在其它晶体管之间以操纵电压差的一部分的NMOS或PMOS晶体管，在无级联元件的情况下，所述电压差可损坏或甚至毁灭其它元件。

根据另一实施例，集成地形成电平位移器闩锁、第一输出级和第二输出级。

换句话说，整个驱动器电路被形成为单个单片电路，且因此大小相应地较小。

根据第二方面，提供一种存储器系统，其包括：(a)快闪存储器装置；以及(b)根据第一方面或其以上实施例中的任一个实施例的驱动器电路，其中驱动器电路适用于将第一偏置电压输出端处的电压作为控制栅极偏置电压，以及将第二偏置电压输出端处的电压作为选择栅极控制信号提供到快闪存储器装置。

这个方面是基于与上文所论述的第一方面相同的想法，因为其使用根据第一方面的驱动器电路将偏置电压提供到快闪存储器装置。

根据第三方面，提供操作根据第一方面或以上实施例中的任何一个实施例的驱动器电路的方法，所述方法包括：(a)通过(a1)将第一输入电压提供到第一闩锁输入端，(a2)将第一控制电压提供到第一闩锁控制端以及(a3)将供应电压的第一集合提供到闩锁电压供应端和第一、第二、第三和第四电压供应端来操作在第一状态中的驱动器电路；(b)通过将第二输入电压提供到第一闩锁输入端来翻转电平位移器闩锁；以及(c)通过(c1)将第二控制电压提供到第一闩锁控制端以及(c2)将供应电压的第二集合提供到闩锁电压供应端和第一、第二、第三和第四电压供应端来操作在第二状态中的驱动器电路。

这个方面基本上是基于与上文所论述的第一和第二方面相同的想法，因为其提供操作或使用驱动器电路的方法。

该方法可优选地在根据第二方面的系统中或在如上文所描述的其实施例中的任一个实施例中实施。

根据第四方面，提供一种包括计算机可执行指令的计算机程序，这些计算机可执行指令在由计算机执行时致使计算机执行根据第三方面的方法的步骤。

应注意，已参考不同标的物描述本发明的实施例。具体地说，一些实施例已参考方法类的权利要求来描述，而其它实施例已参考设备类的权利要求来描述。然而，本领域的技术人员将从上述内容和以下描述了解到，除非另有说明，否则除属于一种类型标的物的特征的任意组合外，与不同标的物相关的特征的任意组合，特别是方法类的权利要求的特征和设备类的权利要求的特征的组合，也与此文档一起公开。

如上文所定义的方面和本发明的其它方面将从下文中描述的实施例的例子中显而易见，且参考实施例的例子来解释。本发明将在下文中参看实施例的例子更详细地进行描述，然而，本发明不限于这些例子。

附图说明

图1示出根据实施例的驱动器电路。

图2A示出根据实施例在读取操作期间在第一状态中的图1的驱动器电路。

图2B示出根据实施例在读取操作期间在第二状态中的图1的驱动器电路。

图3A示出根据实施例在擦除操作期间在第一状态中的图1的驱动器电路。

图3B示出根据实施例在擦除操作期间在第二状态中的图1的驱动器电路。

图4A示出根据实施例在擦除或编程操作期间在第一状态中的图1的驱动器电路。

图4B示出根据实施例在擦除或编程操作期间在第二状态中的图1的驱动器电路。

图5A示出根据实施例在编程操作期间在第一状态中的图1的驱动器电路。

图5B示出根据实施例在编程操作期间在第二状态中的图1的驱动器电路。

具体实施方式

附图中的图示为示意性的。应注意在不同图中，类似或相同元件具备相同附图标记或具备仅在第一个数字内不同的附图标记。

图1示出根据实施例的驱动器电路100。驱动器电路包括电平位移器闩锁110、第一输出级120和第二输出级130。电平位移器闩锁110包括一对交叉耦合反相器，这一对交叉耦合反相器由PMOS晶体管P1和NMOS晶体管N1以及PMOS晶体管P2和NMOS晶体管N2组成。级联晶体管PC和NC布置在每一对的晶体管之间。在交叉耦合反相器中的每一个下方，布置N1、P1以及N2、P2、由级联NMOS晶体管NC分离的两个NMOS晶体管N3、N4以及由级联NMOS晶体管NC分离的N5、N6。下部NMOS晶体管N3和N5优选为薄氧化物(例如，GO1)NMOS晶体管，但也可为GO2或HV NMOS晶体管。这也适用于分别布置在N3和N5中的每一个上方的级联晶体管NC。这些下部NMOS晶体管N3和N5的栅极耦合到用于接收闩锁输入信号(在端111处)和闩锁输入信号的反相信号(在端116处)的相应闩锁输入端111和116，以便翻转闩锁，如将在下文更详细地描述。类似地，为HV(高电压)NMOS晶体管的NMOS晶体管N4和N6的栅极分别耦合到用于接收控制电压的相应闩锁控制端112和117，这些控制电压确定较低闩锁输出电压电平，如下文将进一步描述。更具体来说，闩锁控制输入端112接收控制信号CGIN_NPASS_MPRG，该控制信号指示何时发生存储器编程操作，而闩锁控制输入端117接收控制信号CGIN_NPASS_MPERS，该控制信号指示何时发生存储器擦除操作。

闩锁110进一步包括用于接收供应电压的闩锁电压供应端113，该供应电压也确定较高闩锁输出电压电平。第一闩锁输出端114耦合到包括晶体管P1和N1的反相器的输出，而第二闩锁输出端115耦合到包括晶体管P2和N2的反相器的输出。取决于施加到闩锁输入端111和116的输入信号(和其反相信号)可调换(或翻转)闩锁输出端114和115处的电压，如本领域的技术人员将显而易见。更具体来说，在第一状态中，第一闩锁输出端114可具有电压V1，而第二闩锁输出端115具有电压V2。一旦施加到闩锁输入端111、116的输入信号改变，闩锁110改变为第二状态，其中翻转输出电压，即第一闩锁输出端114处的电压现在为V2，而第二闩锁输出端115处的电压为V1。最后，电平位移器闩锁110包括布置在两个交叉耦合反相器之间的NMOS晶体管N7，以允许接地节点的断开连接，以便在切换期间节省电力，如下文所进一步论述。将明显注意到晶体管N7为任选的，且并非闩锁110正确地起作用所必不可少的。

第一输出级120包括HV NMOS晶体管N11和N12，其并联布置为具有耦合到第一闩锁输出端114的栅极的第一开关元件。应注意，其它实施例可以仅单个NMOS晶体管或两个以上并联NMOS晶体管实现。晶体管N11和N12中的每一个与NMOS级联(还有HV)晶体管NC串联连接，且布置在第一电压供应端122与第一偏置电压输出端126之间。后者用以将控制栅极(CG)信号提供到快闪存储器装置(未示出)。一对串联连接PMOS晶体管P11和PC(级联)与前述NMOS晶体管N11、N12并联连接，且此外提供2xNC。此对PMOS晶体管P11、PC仅在编程和擦除期间使用，不在使用NMOS晶体管N11、N12和对应NC的读取期间使用。PMOS晶体管P11的栅极耦合到第二闩锁输出端115。第一输出级120进一步包括与NMOS级联晶体管NC串联布置在第二电压供应端124与第一偏置电压输出端126之间的HV NMOS晶体管N13。NMOS晶体管N13的栅极耦合到第二闩锁输出端115。

第二输出级130包括HV NMOS晶体管N21，其被布置成上部(第三)电压供应端132与第二偏置电压输出端136之间的第三开关元件，其中其栅极耦合到第一闩锁输出端114。第二输出级130进一步包括HVNMOS晶体管N22，其被布置成下部(第四)电压供应端134与第二偏置电压输出端136之间的第四开关元件，其中其栅极耦合到第二闩锁输出端115。

各种级联NMOS晶体管NC和级联PMOS晶体管PC的大小、偏压和类型可能不同，这取决于特定情形和可用电压，如本领域中已知。

在较早驱动器电路中，CGIN_NPASS_MPPRG和CGIN_NPASS_MPERS两者被连接，且作为单个CGIN_NPASS信号操作。在此类电路中，接地可从两侧被强制引到闩锁中，但显然是独立的(取决于地址)，这意味着由一个对应CG-SG驱动器选择总是一个且唯一的行以用于任何功能循环执行，且其余所有的行由CG-SG驱动器中不通过寻址来存取的其余驱动器取消选择。当前实施方案允许逻辑单独以及独立地控制以上选择，且因此允许仅连接存储器中的所有CG-SG驱动器内部的输入级的一侧。在能够结合智能信号管理这样做的情况下，可选择擦除或编程多个页。简单地说，通过到达地址而逐个地选择所要页，且接着一下子擦除或编程所有页，而不是逐个地执行对应数目的擦除或编程循环。

可传递最高6V的小正电荷泵(未示出)用以将电压供应到电压供应端113和一些级联晶体管NC的栅极，这取决于情况。具体地说，此电荷泵在读取循环期间主要被用作电平位移器闩锁的供应(XDPOS)(在电压供应端113处)，并且对其它块内部的一些NMOS开关加偏压，其中需要恰当且稳定的驱动以及短反应时间。

因为在设计阶段期间发现在闩锁110在读取循环期间翻转时，闩锁110中的环流表示总消耗电流的大约65％，所以在电路中引入额外CGNEG_NPASS NMOS晶体管N7。此CGNEG_NPASS导通门使CGNEG(0V)供应与闩锁110断开连接，且归因于此，在读取期间将数据写入到闩锁中时，将不存在XDPOS-＞CGNEG环流。

在先前快闪存储器中，在读取循环期间以及在待用模式期间，整个快闪矩阵中的所有CG处于1.2V(读取电压)。接着，未读取的那些快闪单元的控制栅极当然也连续保持在1.2V。读取循环为主要执行的功能循环，这意味着在快闪存储器的生命周期内的大部分时间施加对应电压。在耐久性硅测量期间发现，擦除的单元(其浮动栅极永久地暴露于读取电压)归因于应力诱发泄漏电流(SILC)而降级。归因于SILC，可吸引一些自由电子使其朝向浮动栅极，这导致阈值电压增加。尽管在现有技术快闪矩阵中会出现此情形，但仅存在在新快闪存储器中激活的所要读取单元的控制栅极。未读取单元的所有剩余CG保持在0V。这会导致：

(a)防止SILC和其所导致的单元降级。

(b)避免SILC的负面影响的需求产生对快速可切换CG驱动器的需求。因为在HV PMOS处于1.2V的情况下的快速切换在前代电路中是不可能的，所以还需要电路的新概念。

(c)在仅对一个CG而非全部CG充电(但取决于连续读取循环的数目)的同时省电。这也提供断电之后唤醒时间的缩短。

为了在读取循环期间达成所需速度性能，使用高电压(HV)NMOS晶体管来放电，并且对CG 126和SG 136线充电，意味着它们传导正电压，在一些状况下，这可能是出人意料的。仅在读取期间使用这些NMOS分支传递正电压(1.2V)。此举可以完成是因为通过6V的新引入的读取泵高电压对其加偏压，这接着确保恰当驱动强度，且NMOS偏置电压随后远高于阈值电压Vth。此HV读取供应的最小值由速度要求设定，而其最大值是由对HV装置的技术限制和最大电力消耗限制给出。

根据已知简单公式和初始条件，可表示为：

I＝C·ΔV/Δt＝＞Δt＝(C·ΔV)/I，其中

Δt为想要最小化的充电速度以及时间，

ΔV由读取单元电压给出，

C为CG或SG信号线电容，其由布局或矩阵拓扑确定，且

电容和电流确定速度，因为读取电压固定。

因此，I为可优化的唯一参数。

明显的选择将为使用PMOS装置朝向CG 126驱动正电压。在该状况下，PMOS将需要在其栅极处至少-4V的负电压，以便在读取循环期间在所需时间量内分别恰当地传递CG电压。将需要此负电压的另一原因为界限模式测试，其中存在施加于CG上的0到2V的电压。下文进一步解释界限模式。在评估PMOS将带来的性能和所需要的布局之后，决定改为使用NMOS装置。

在输出缓冲器中使用NMOS时的益处和要求：

用NMOS装置替换PMOS装置导致性质上得到高约2.5倍的强度。显而易见，为了达到装置的相同强度，需要低2.5倍的布局面积。然而，需要将6V读取泵电压引入到偏压输出CG和SG NMOS驱动器，这将导致较高输出电流以及驱动强度。

总结一下，CG-SG驱动器电路100充当用于CG和SG信号两者的电平位移器，且接着取决于其输出缓冲器120和130的供应，传递正确的端电压电平。因为输出缓冲器120、130由相同闩锁输出114、115在相同时刻驱动，所以CG和SG可联合地切换/上升，且归因于其相互的交叉偶合电容帮助彼此。这可有助于主要在读取循环期间更快地到达端电平，且减小充电电流。使用共同闩锁-电平位移器110将首先导致面积减小，因为与存在的行数一样多的次数放置CG-SG电路。

在下文中，将详细论述在读取、擦除和编程操作期间驱动器电路100的操作。

图2A示出根据实施例在读取操作期间在第一状态(未选)中的图1的驱动器电路100，而图2B示出在读取操作期间在第二状态(选择)中的驱动器电路100。

图2A和2B示出在执行读取循环时在CG-SG驱动器电路100中的所有施加电压。在端113处的闩锁的供应(也被称作XDPOS)和闩锁110中的HV NMOS NC的级联电压(也被称作CGNCASC)为6V。级联装置使用6V具有多种原因。栅极上的电压越高，装置可能越小。这些装置也充当XDPOS供应的解耦电容，以使得在闩锁切换期间的峰值得到最小化。一次仅切换一个电平位移器-闩锁，但其具有完整行解码器的解耦电容。此处提及端112和117处的闩锁控制信号CGIN_NPASS_MPPRG和CGIN_NPASS_MPERS一起起作用且被施加2V(vddnv)是重要的。应注意，如下文中进一步描述，在执行擦除和编程循环时单独地操作这些信号。

在开始读取循环之前，将读取泵电压作为闩锁110的供应113施加到电路。在地址出现在存储器中且由行预解码器处理之后，将接地电平从底部或由左或右手侧分支写入到闩锁110中。因为闩锁110具有6V作为其供应113，所以内部节点以及闩锁输出在0与6V之间翻转。这为CG和SG输出级以及CG和SG输出缓冲器驱动器120和130带来6V偏压电压。作为其结果，现在具有恰当强度的激活的NMOS将使CG 126和SG 136极快地斜升到其准确的电压电平1.2V(CG)以及2V(SG)。

对于CG和SG来说具有共同LS 110的另一益处在于可使用由这些线的相互覆盖引起的串扰效应。因为它们在相同时刻切换，所以它们可帮助彼此更快地到达其端电平。

在读取循环期间，闩锁进行翻转所使用的仅高供应电压为6V。在擦除和编程期间在选择CG和SG时使用较低电压(vddnv)。在由输入地址选择所要闩锁之后，XDPOS(在端113处)、CGPOS(在第一电压供应端122处)、SGPOS(在端132处)以及CGNEG(在端124处)和SGNEG(在端134处)斜升以及斜降到为了恰当地擦除或编程快闪单元而定义的电压。

因为CG-SG驱动器100直接连接到读取泵，所以必须在读取循环期间适当关注电路的有功电流以及泄漏电流。此处可再次提到LS分支中的两个级联PMOS PC此处充当限流装置。这些情形会直接减小切换期间的电力消耗。

图3A示出根据实施例在擦除操作期间在第一状态(未选)中的图1的驱动器电路100，而图3B示出在擦除操作期间在第二状态(选择)中的驱动器电路100。

应注意，不同于上文结合图2A和2B所论述的读取循环，控制信号CGIN_NPASS_MPPRG 112和CGIN_NPASS_MPERS 117在操作时具有不同电压电平。在擦除循环中，右手侧分支N5、N6用以分别将(CGIN_NPASS_MPERS；2-＞0-＞-8)GND传递到闩锁中，以选择所要CG。

如图4A和4B中所示，用于闩锁和缓冲供应113、122、124、132、134(其起点在正和负泵中)的极高(7V)和低(-8V)电压在闩锁110正切换以及处理选择时不存在于电路100中。在闩锁切换的时刻，存在连接到闩锁中的vddnv(最大2V)来替代7V，且存在连接到闩锁中的GND来替代-8V。此情形是在强顶部电平外部电压域下执行，且不进行高电压切换。在针对擦除循环(GND和vddnv)选择所要CG和SG，且其余被解除选择(在vddnv下的CG)之后，正和负电荷泵经由HV开关的系统连接到电路中。在XDPOS 113、CGPOS 122以及SGPOS 132和SGNEG 134两者处的vddnv电压朝向7V缓慢斜升，类推地，GND节点朝向-8V下降，以由寻址CG-SG驱动器100使用。应注意，为了擦除而选择的CG 126与读取和编程循环相比较处于负电压。

在存在施加于电路中的高电压时，用vddcore域操作的底部部分(N3、N5、2xNC)通过将CGIN_NPASS节点112、117两者向下置于负泵电压而与闩锁隔离。这保护敏感的较薄栅极氧化物GO1N3、N5装置免于面对高电压，该高电压将立即对其造成破坏。

图5A示出根据实施例在编程操作期间在第一状态(未选)中的图1的驱动器电路100，而图5B示出在编程操作期间在第二状态(选择)中的驱动器电路100。

与上文结合图3A、3B、4A和4B所论述的擦除循环相比较，应注意将不同级联电压施加到晶体管P1和N1以及P2和N2之间的级联晶体管PC和NC。也就是说，施加到PMOS级联晶体管PC的电压(CGPCASC)为4V，且施加到NMOS级联晶体管NC的电压(CGNCASC)为5V。此外，左手侧分支(CGIN_NPASS_MPPRG；2-＞0-＞-2)用以强制将GND施加到闩锁110中，且选择CG。最后，为了编程快闪存储器单元，需要不同正(POS)和负(NEG)高电压。在执行编程循环时，vddnv和GND再次用于选择阶段(类似于图4A和4B)，接着斜升到12V且向下下降到-2V。当然，通过施加可用的最负电压(此时为-2V)，隔离底部GO1装置N3和N5且对其进行保护免受HV的影响。

扼要重述以上内容，驱动器电路100使得有可能通过一个共享电路完成控制和选择栅极选择，由此缩减面积。此外，电路100提供CG和SG的快速且准确的切换，允许界限模式测试，使得有可能避免耐久性问题(SILC)之后所担心的滞留，具有较佳和较少GBD(栅极断裂)条件，且其实现多页选择，从而允许选择多个行，且接着立即进行擦除或编程。

关于上文所提到的界限模式测试，这例如在快闪存储器中实施为可用以在读取循环期间进行测试的特殊模式。更具体来说，其为测量以及监视编程单元随寿命的降级的测试模式。为了能够对其进行测试，从2V的间隔下降到0V的任何电压应可用以施加于CG上。因为NMOS输出级传递CG端电压电平，所以下降到0V的电压可直接由现有电路传递。并且因为NMOS输出级由读取泵电压加偏压且因此具有相当良好的驱动强度，所以随后也可在没有任何明显时间代价的情况下将2V的上限电压恰当地传递到CG。

应注意，除非另外指明，否则例如“上部”、“下部”、“左”和“右”等术语的使用仅仅指对应图式的朝向。

应注意，术语“包括”不排除其它元件或步骤，且冠词“一(a或an)”的使用不排除多个。还可组合与不同实施例相关联地描述的元件。也应注意到，权利要求书中的附图标记不应解释为限制权利要求书的范围。