具有堆叠的导电沟道的三维存储器装置的制作方法

本公开总体上涉及一种具有垂直导电沟道的三维存储器装置。

背景技术：

非易失性数据存储装置，比如嵌入式存储器装置(例如，嵌入式多媒体卡(eMMC)装置)，以及可移动存储器装置(例如，可移动通用串行总线(USB)闪存存储器装置，以及其他可移动存储卡)，已经允许提升了数据和软件应用的便携性。非易失性数据存储装置的用户日渐依赖非易失性存储装置，以存储大量数据并提供对其快速存取。此外，非易失性数据存储装置可以配置为连接到另一装置，比如主机装置，或者可以用作存储部件，比如固态驱动器(SSD)，在数据中心可被多个服务器存取。

存储器装置技术中的进展已经产生具有三维(3D)配置的存储器装置。3D存储器装置可以包含垂直地堆叠的、并且设置在多个垂直地堆叠的层的不同层(例如，不同级)中的存储器单元。垂直地堆叠的存储器单元的组可以连接到导电沟道。在3D存储器装置的制造期间，可以穿过多个垂直地堆叠的层生成孔，以使得可以形成导电沟道。然而，随着孔延伸穿过的层的数量增加，控制孔的形成变得困难。例如，穿过全部多层的孔的形状可能不是圆柱形；而是，穿过多层中的一个或多个的孔可能具有渐缩(tapered)的形状。举例来说，穿过多层的孔的截面可能具有锥形或漏斗形。当孔不具有穿过全部的多层一致的形状时(例如，一致的直径)，一个或多个存储器单元的物理尺寸可能受影响，其可能造成一个或多个存储器单元的性能下降或故障。此外，形成在不具有一致的形状的孔中的沟道可能导致连接到沟道的存储器单元的电荷保持力的变化，并且可能阻止存储器单元每单元存储多个位。此外，如果孔穿过太多层形成，孔可能变得不稳定，并且可能崩塌(collapse)。相应地，可以垂直地堆叠的存储器单元的数量，以及从而3D存储器装置的尺寸和/或存储密度，可能基于孔可以穿过形成的层的数量而受限。

技术实现要素：

公开了一种形成存储器装置的技术，所述存储器装置具有包含多个导电沟道的三维(3D)配置。多个导电沟道可以具有堆叠配置，并且可以电连接到一起。例如，可以通过在第一组物理层中形成第一导电沟道，来生产存储器装置。第一导电沟道可以实质上垂直于基板的表面，并且可以连接到第一组存储元件。在形成第一导电沟道之后，可以在第二组物理层中形成第二导电沟道，所述第二组物理层形成在第一组物理层之上。第二导电沟道可以实质上垂直于基板的表面，并且可以连接到第二组存储元件。第一导电沟道可以经由焊盘(例如，连接体)电连接到第二导电沟道。例如，焊盘可以延伸穿过蚀刻终止层，所述蚀刻终止层在第一组物理层与第二组物理层之间。

通过在存储器装置中堆叠多个导电沟道，能够堆叠的物理层的数量(以及存储元件的数量)可以超出蚀刻深度的限制。相应地，对于堆叠多个导电沟道的存储器装置，可以包含单位垂直堆叠体更多的存储元件，并且与单位垂直堆叠体所包含的存储单元的数量基于蚀刻深度限制而受限的存储器存储装置相比，可以具有存储元件的更高产率。

附图说明

图1是包含数据存储装置的系统的特定的示例性实施例的方框图，所述数据存储装置包含具有堆叠的导电沟道的存储器装置；

图2图示了包含堆叠的导电沟道的存储器装置的制造过程；

图3图示了图1的存储器装置的实施例；

图4是图1的存储器装置的一部分的特定实施例的示意图；

图5是形成图1的存储器装置的方法的第一实施例的流程图；

图6是形成图1的存储器装置的方法的第二实施例的流程图；

图7是图1的存储器装置的特定实施例的方框图；以及

图8是图1的存储器装置的另一特定实施例的方框图。

具体实施方式

参考附图对本公开的特定实施例进行描述。在说明书中，整个附图中相同的特征由相同的附图标记指代。

图1是系统100的特定的示例性实施例的方框图，其包含连接到存取装置(比如主机装置130)的数据存储装置102。可以经由通信路径(比如有线通信路径和/或无线通信路径)，将数据存储装置102连接到主机装置130。可以比如依据嵌入式多媒体卡(弗吉尼亚州阿灵顿的电子工程设计发展联合会议(JEDEC)固态技术协会的商标)的配置，将数据存储装置102嵌入主机装置130中。可替代地，数据存储装置102可以是从主机装置130可移动的(即，“可移动地”连接到主机装置130)。例如，可以依据可移动通用串行总线(USB)配置，将数据存储装置102可移动地连接到主机装置130。

主机装置130可以包含处理器和存储器。存储器可以配置为存储由处理器可执行的数据和/或指令。存储器可以是单个存储器或可以包含一个或多个存储器，比如一个或多个非易失性存储器、一个或多个易失性存储器，或其组合。主机装置130可以向数据存储装置102下达一个或多个命令，比如从数据存储装置102的存储器104往复读取和写入数据的一个或多个请求。例如，主机装置130可以发送数据，比如将写入到数据存储装置102的存储器104的用户数据132。

数据存储装置102包含连接到存储器104的控制器120，比如非易失性存储器。控制器120可以经由总线、接口、另一结构，或其组合而连接到存储器104。存储器104具有三维(3D)存储器配置，如本文进一步描述的。存储器104可以存储数据，比如用户数据132。

存储器104可以被包含在存储器裸芯103上，所述存储器裸芯103与控制器120分开，并且连接到控制器120(例如，经由总线)。然而，在其他实施方式中，存储器104和控制器120可以被包含在共同的裸芯上。存储器104可以包含多个区块，每个区块具有存储元件的多个页面。作为说明性的、非限制性的示例，图1图示了包含多个存储元件150的存储器104，其可以对应于存储器104的区块或页面(例如，字线)。存储元件150的每个存储元件(例如，存储器单元或位单元)可以配置为存储数据值(例如，位值)，比如“0”和“1”。

存储器裸芯103还可以包含读取电路140和写入电路142，其分别配置为使得能够从存储器104的存储元件150读取数据，以及能够将数据写入到存储器104的存储元件150。尽管图示为分开的部件，读取电路140和写入电路142可以被包含在存储器裸芯103的单个部件中。

图示了存储元件150的示例性的例子，并且总体上由180指代。示例180图示了延伸穿过孔的垂直导电沟道结构的立剖面图，所述孔形成在字线的堆叠体中，以形成存储元件的垂直列。参考图7描述了三维(3D)存储器的立体图的示例。存储元件150可以形成在基板182上，比如硅(Si)基板上。存储元件150的每个存储元件(例如，存储器单元)可以包含位单元，比如代表性的位单元174。位单元174可以包含(或被连接到)字线、电荷捕获(charge trap)的一部分，以及导电沟道的一部分。

多个存储元件150可以包含第一组存储元件184和第二组存储元件194。第一组存储元件184可以在基板182与第二组存储元件184之间。第一组存储元件184可以形成在第一组物理层中，并且可以对应于包含代表性的第一字线188的第一字线集。第一组存储元件184可以连接到第一导电沟道186。第一电荷捕获层170可以设置在第一字线集与第一导电沟道186之间(例如，在第一导电沟道186周围形成外套)。尽管第一组存储元件184被图示为在基板182上，另一组存储元件可以在基板182与第一组存储元件184之间(例如，另一组物理层可以在基板182与第一组物理层之间)。

第二组存储元件194可以形成在第二组物理层中，并且可以对应于包含代表性的第二字线198的第二字线集。第二组存储元件194可以连接到第二导电沟道196。第二电荷捕获层176可以设置在第二字线集与第二导电沟道196之间。

如参考图2进一步描述的，第一导电沟道186可以形成在第一组物理层中的相对应的第一孔中，并且第二导电沟道196可以形成在第二组物理层中的相对应的第二孔中。例如，可以在第一组物理层上进行第一蚀刻操作的期间，形成第一孔，并且在第二组物理层上进行第二蚀刻操作的期间，形成第二孔。第一组物理层的物理层的第一数量和/或第二组物理层的物理层的第二数量可以少于或等于多层(例如，物理层)的组的层的数量上限，所述多层可以被蚀刻以形成孔(例如，空腔)，穿过多层的组，所述孔具有实质上圆柱形的形状(例如，在加工和/或制造公差和误差内大体上是圆柱形)，实质上一致的截面直径(例如，在加工和/或制造公差和误差内大体上一致的截面直径)，和/或实质上一致的截面周长(例如，在加工和/或制造公差和误差内大体上一致的截面周长)。当第一导电沟道186和第二导电沟道196以堆叠配置连接时，其中包含第一导电沟道186和第二导电沟道196的物理层的总数(例如，基于物理层的第一数量和物理层的第二数量的加和)可以大于多层的组的层的数量的上限，所述多层可以被蚀刻以形成单个孔，穿过多层的组，所述单个孔具有实质上圆柱形的形状，和/或实质上一致的直径。相应地，与单位垂直堆叠体所包含的存储单元的数量基于蚀刻深度限制而受限的存储器存储装置相比，具有堆叠的导电沟道的存储器装置，比如第一导电沟道186和第二导电沟道196，可以包含单位垂直堆叠体更多的存储元件，并且可以具有存储元件的更高密度。

第一导电沟道186和第二导电沟道196中的每一个可以实质上垂直于基板的表面182(例如，在加工和/或制造公差和误差内大体上垂直)。例如，第一导电沟道186的第一轴线可以实质上垂直于基板的表面182，并且第二导电沟道196的第二轴线可以实质上垂直于基板的表面182。第一轴线和第二轴线可以对准(或实质上对准)，使得第一轴线和第二轴线是相同的轴线，或第一轴线和第二轴线可以偏移，使得第一轴线实质上平行于第二轴线。

蚀刻终止层190可以在第一组存储元件184与第二组存储元件194之间。可以经由延伸穿过蚀刻终止层190的连接体192(例如，焊盘)，将第一导电沟道186连接(例如，电连接)到第二导电沟道196焊盘。

第一导电沟道186和第二导电沟道196能够以堆叠配置连接，以形成列的一部分。列(例如，第一导电沟道186和第二导电沟道196)可以连接到位线，并且连接到源线。例如，第二导电沟道196可以连接到位线，并且可以通过第二导电沟道196，将第一导电沟道186电连接到位线。作为另一个示例，第一导电沟道186可以连接到源线，并且可以通过第一导电沟道，将第二导电沟道196电连接到源线。尽管存储元件150被图示为包含在堆叠配置中的两个导电沟道(例如，第一导电沟道186和第二导电沟道196)以形成列的一部分，但堆叠配置中可以包含多于两个导电沟道。

控制器120可以从主机装置130接收数据和命令(例如，指令)，并且向主机装置130发送数据(和命令)。控制器120可以向存储器104发送数据和命令(比如命令172)，并且可以从存储器104接收数据。例如，由控制器120发送到存储器104的命令172可以包含一个或多个写入命令(比如写入命令164)，以将数据(比如用户数据132)存储到存储器104的指定的地址。写入命令164可以指定存储器104的将要存储数据的部分的物理地址(例如，存储器104的字线的物理地址)。控制器120配置为将一个或多个读取命令(比如读取命令162)发送到存储器104，以访问来自存储器104的指定的地址的数据。作为示例，由控制器120向存储器104发送的命令172可以包含读取命令162，以访问存储在存储器104中的用户数据132的表达(representation)。读取命令162可以指定存储器的一部分的物理地址(例如，存储用户数据132的字线的物理地址)。

控制器120可以包含纠错代码(ECC)引擎(未示出)。ECC引擎可以配置为接收数据，比如用户数据132，并且配置为基于数据生成一个或多个纠错代码(ECC)码字(例如，包含数据部分和奇偶部分)。例如，ECC引擎可以包含编码器，其配置为使用ECC编码技术来编码数据。作为示例性的、非限制性的示例，ECC引擎可以包含里德-所罗门(Reed-Solomon)编码器，博斯-查德胡里-霍昆格母(Bose-Chaudhuri-Hocquenghem，BCH)编码器，低密度奇偶校验(LDPC)编码器，涡轮(turbo)编码器，配置为根据一个或多个其他ECC技术来编码数据的编码器，或其组合。

ECC引擎可以包含解码器，其配置为将从存储器104读取的数据解码，以检测并纠正数据中可能存在的错误。例如，ECC引擎可以纠正的位错误的数量相当于由ECC引擎使用的ECC技术的纠错能力。由ECC引擎识别的错误的数量可以被控制器120追踪，比如通过ECC引擎。例如，基于错误的数量，ECC引擎可以确定与存储器104的一个或多个区块相关的位错误率(BER)。

在数据存储装置102的操作期间，控制器120可以从主机装置130接收将写入到存储器104的用户数据132。控制器120可以发送命令172，其包含至存储器裸芯103的写入命令164。写入命令164可以命令存储器104将用户数据132(或用户数据132的编码的版本)写入到存储器104中的特定的位置中，比如可以对应于一个或多个存储元件150的位置。基于写入命令164，写入电路142可以将用户数据132(或用户数据132的编码的版本)写入到存储器104。例如，用户数据132(或用户数据132的编码的版本)可以被存储在一个或多个存储元件中，比如包含在第一组存储元件184中的和/或包含在第二组存储元件194中的存储元件。例如，可以通过向第二导电沟道196和字线施加电压差，以导致电荷隧穿进入位单元174中的第二电荷捕获176，来将一个或多个数据位存储在位单元174中。向第二电荷捕获176中注入电荷使得位单元174的阈值电压改变至表示一个或多个数据位的范围。位单元174可以包含与位单元174的区域相关的有源区域，所述区域被位单元174的电荷捕获部分导电地节流(conductively throttled)。例如，位单元174的有源区域可以包含第二电荷捕获176的一部分(例如，电荷捕获部分)，以及第二导电沟道196的一部分，其接近(例如，邻接)第二电荷捕获176的所述部分捕获。

在用户数据被写入到存储器104之后，控制器120可以从主机装置130接收读取命令。控制器120可以发送包含读取命令162的另一命令172。基于读取命令162，读取电路140可以从存储器104读取用户数据132的表达。例如，读取电路140可以向堆叠体的未选择的字线施加高电压，向选择的字线施加读取电压，并且基于通过第二导电沟道196的电流，确定位单元174的电压势阱是大于还是小于读取电压。可以向控制器120提供从存储器104读取的用户数据132，以发送到主机装置130。

通过在存储器装置中堆叠多个导电沟道，可以被堆叠的物理层的数量(以及存储元件的数量)不受层(穿过所述层能够形成特定导电沟道的孔)的数量限制。相应地，与具有单位垂直堆叠体所包含的存储单元的数量基于层(穿过其能够形成导电沟道的孔)的数量而受限制的存储器存储装置相比，堆叠多个导电沟道的存储器装置的可以包含单位垂直堆叠体更多的存储元件，并且可以具有更高的存储元件产率。

参考图2，图示了制造具有堆叠的导电沟道的存储器装置的过程的阶段的示意图。例如，存储器装置可以包含或对应于图1的存储器104。

图示了形成和平坦化第一组存储元件之后，制造存储器装置的过程的至少一个阶段的第一示意图，并且将其总体上指代为200。例如，第一组存储元件可以包含或对应于图1的第一组存储元件184。第一组存储元件可以包含连接到第一导电沟道286的第一存储元件集，并且可以包含连接到相邻于第一导电沟道286的另一导电沟道287的第二存储元件集。第一组存储元件的第一存储元件集和第二存储元件的第二组存储元件集可以由电介质结构294(比如氧化物材料)分隔，以提供结构刚度，并且使第一组存储元件与第二组存储元件电绝缘。第一导电沟道286可以包含导电材料，比如金属(例如，作为示例性的、非限制性的实施例的铜、金、银，或铝)。第一导电沟道286可以包含或对应于图1的第一导电沟道186。

第一组存储元件可以形成在第一组物理层254中。第一组物理层254可以包含交替的导电层和电介质层，比如代表性的导电层260和代表性的电介质层262。单个物理层可以包含单个导电层，或可以包含导电层和电介质层。第一组物理层254的每个导电层可以包含或对应于字线，比如图1的第一字线188。应注意到，为图示的清楚，未示出存储元件的电荷捕获层(比如图1的第一电荷捕获层170和/或第二电荷捕获层176)。

图示了形成蚀刻终止层之后，制造存储器装置的过程的至少一个阶段的第二示意图，并且将其总体上指代为210。可以在包含第一组存储元件的第一组物理层254的上部表面(即，距基板282最远的表面)之上(或上面)形成蚀刻终止层290。例如，蚀刻终止层290可以包含或对应于图1的蚀刻终止层190。第一组物理层254可以在蚀刻终止层290和基板282之间。

图示了在形成一个或多个连接体之后，制造存储器装置的过程的至少一个阶段的第三示意图，并且将其总体上指代为220。连接体，比如代表性的连接体292，可以穿过蚀刻终止层290形成。例如，可以通过蚀刻穿过蚀刻终止层290的开口，以暴露第一导电沟道286的上部表面，从而形成连接体292。可以将导电材料(例如，铜)或绝缘体沉积在开口中，并且可以连接到第一导电沟道286。连接体292(例如，焊盘)可以包含或对应于图1的连接体192。尽管连接体292被图示为在形成蚀刻终止层290之后形成，在其他实施例中，连接体292可以在形成蚀刻终止层290之前形成。例如，连接体292可以形成为与第一导电沟道186接触。在形成连接体之后，蚀刻终止层290可以形成在连接体292之上，并且可以移除蚀刻终止层的一部分(例如，被平坦化)，以暴露连接体292的一部分。

图示了形成第二组存储元件之后，制造存储器装置的过程的至少一个阶段的第四示意图，并且将其总体上指代为230。例如，第二组存储元件可以包含或对应于图1的第二组存储元件194。第二组存储元件可以包含连接到第二导电沟道296的第一存储元件集，并且可以包含连接到相邻于第二导电沟道296的另一导电沟道297的第二存储元件集。第一存储元件集和第二存储元件集可以由电介质结构298彼此分隔。例如，可以进行蚀刻过程(例如，一个或多个蚀刻操作)，以在第二导电沟道296与第二其他导电沟道297之间移除第二组物理层264的部分(并且形成空腔)。蚀刻终止层290可以保护第一组物理层254和/或第一电介质结构294不被在第二组物理层264的一部分上进行的蚀刻过程损坏。在第二组物理层264上进行的蚀刻过程可以形成沟槽，在其中形成第二电介质结构298。产生沟槽以及在第二导电沟道296与导电沟道297之间沉积第二电介质结构298，可以为第一列242和第二列244中的每一个形成(与第二组物理层264相关的)字线。

第二导电沟道296可以包含导电材料，比如金属(例如，作为示例性的、非限制性的实施例的铜、金、银，或铝)。第二导电沟道296可以包含或对应于图1的第二导电沟道196。可以经由连接体292，将第二导电沟道296连接(例如，电连接)到第一导电沟道286。

第二组存储元件形成在第二组物理层264中。第二组物理层264可以包含交替的导电层和电介质层。第二组物理层264的每个导电层可以包含或对应于字线，比如图1的代表性的第二字线198。

如图230所示，存储元件被堆叠为两列，比如第一列242和第二列244。可以至少由一个或多个电介质结构(比如第一电介质结构294和第二电介质结构298)，将第一列242和第二列244分隔。尽管图230中所示的存储器装置包含两列(例如，第一列242和第二列244)，存储器装置可以包含多于两列。第一组物理层254的层的第一数量和第二组物理层264的层的第二数量两者中的每一个可以小于蚀刻深度限制。如图230所示，第一组物理层254和第二组物理层264各自包含八个物理层。然而，在其他实施例中，第一组物理层254和/或第二组物理层264可以包含少于或多于八个物理层。此外，在其他实施例中，第一组物理层254和第二组物理层264可以各自包含不同数量的物理层。此外，在其他实施例中，第一列242和/或第二列244可以包含多于两组物理层，如参考图3和图4进一步描述的。

在特定实施例中，第一列242可以连接到第一位线，并且连接到第一源线。第二列244可以连接到第二位线，并且连接到第二源线。第一位线可以与第二位线不同，并且第一源线可以与第二源线不同。

在另一特定实施例中，可以通过包含在基板中的连接体(未示出)，将第一列242和第二列244电连接。例如，当第一列242和第二列244被电连接时，第一列242和第二列244可以形成“U”形沟道，其可以在一端连接到位线，并且在另一端连接到源线。

在第一组物理层254(例如，第一组存储元件)与第二组物理层264之间，存储器装置可以包含蚀刻终止层290以及一个或多个连接体，比如连接体292。蚀刻终止层290和/或一个或多个连接体使得能够形成堆叠在另一导电沟道(例如，第一导电沟道286)上的特定导电沟道(例如，第二导电沟道296)，同时允许保持下部物理层的完整度，并且在不同导电沟道之间提供电气连续性。

参考图3，图示了图1的存储器104的实施例。图示了存储器104(例如，存储元件150)的第一实施例，并且将其总体上指代为300。图示了存储器104(例如，存储元件150)的第二实施例，并且将其总体上指代为350。

参考第一实施例300，存储元件150(例如，存储器单元或位单元)可以形成在基板382上，比如图1的基板182或图2的基板282。存储元件150可以包含第一组存储元件和第二组存储元件。第一组存储元件，比如图1的第一组存储元件184，可以形成在第一组物理层384中。例如，第一组物理层384可以包含或对应于图2的第一组物理层254。第一组存储元件可以连接到第一导电沟道386。第一导电沟道386可以包含或对应于图1的第一导电沟道184和/或图2的第一导电沟道286。

第二组存储元件，比如图1的第二组存储元件194，可以形成在第二组物理层394中。例如，第二组物理层394可以包含或对应于图2的第二组物理层264。第二组存储元件可以连接到第二导电沟道396。第二导电沟道396可以包含或对应于图1的第二导电沟道196和/或图2的第二导电沟道296。应注意到，为了图示清楚，未将电荷捕获层(比如图1的第一电荷捕获层170和/或第二电荷捕获层176)示出为连接到图3的导电沟道。

蚀刻终止层390可以设置在第一组物理层384(例如，第一组存储元件)与第二组物理层394(例如，第二组存储元件)之间。例如，蚀刻终止层390可以包含接近于第一组物理层384的第一表面304，并且可以包含接近于第二组物理层394的第二表面306。可以经由延伸穿过蚀刻终止层390的连接体392(例如，焊盘)，将第一导电沟道386连接(例如，电连接)到第二导电沟道396。

第一导电沟道386和第二导电沟道396中的每一个可以实质上垂直于基板382的表面。例如，第一导电沟道386的第一轴线可以实质上垂直于基板382的表面，并且第二导电沟道396的第二轴线可以实质上垂直于基板382的表面。第一轴线和第二轴线可以偏移，使得第一轴线和第二轴线实质上彼此平行。尽管连接体392被图示为沿蚀刻终止层390的第二表面306延伸，以允许第一轴线从第二轴线偏移，在其他实施例中，连接体302可以沿蚀刻终止层390的第一表面304延伸，或在蚀刻终止层390内延伸。在一些实施例中，第一导电沟道386到第二导电沟道396的偏移距离可以是零，使得与第一组物理层384相关的存储元件和与第二组物理层394相关的存储元件上下叠置。

参考第二实施例350，存储元件150堆叠为两列，比如第一列352和第二列354。可以至少通过一个或多个电介质结构(比如代表性的电介质结构356)，将第一列352和第二列354分隔。

存储元件150可以包含可以形成在第三组物理层374中的第三组存储元件。可以按照与第一组物理层384和第二组物理层394相似的方式，来配置(并且构造)第三组物理层374。第三组存储元件可以连接到第三导电沟道376。第三导电沟道376可以连接到第一导电沟道386，并且连接到第二导电沟道396。例如，可以通过一个或多个连接体(比如连接体392)，将第三导电沟道376连接到第一导电沟道286，并且连接到第二导电沟道396。第二蚀刻终止层398可以在第二组物理层394与第三组物理层374之间。

第三导电沟道376的第三轴线可以实质上垂直于基板382的表面。第三轴线可以从(第一导电沟道386的)第一轴线偏移和/或从(第二导电沟道396的)第二轴线偏移。从而，第一轴线、第二轴线和第三轴线可以实质上彼此平行。

在特定实施例中，第一列352可以连接到第一位线，并且连接到第一源线。第二列354可以连接到第二位线，并且连接到第二源线。第一位线可以与第二位线不同，并且第一源线可以与第二源线不同。

在另一特定实施例中，可以通过包含在基板中的连接体(未示出)，将第一列352和第二列354电连接。例如，当第一列352和第二列354被电连接时，第一列352和第二列354可以形成“U”形沟道，其可以在一端连接到位线，并且在另一端连接到源线。

如图3所示的存储器装置可以包含配置为堆叠配置的多个导电沟道。以堆叠配置连接的(不同物理层的)导电沟道可以偏移，使得导电沟道不是对准的(或实质上不是对准的，使得两个相邻地堆叠的导电沟道不具有实质上相同的垂直轴线)。相比于导电沟道对准或实质上对准的实施例，当导电沟道偏移时，过程公差要求可以放宽。

参考图4，图示了包含图1的存储元件150的存储器104的一部分的示意图，并且总体上指代为400。存储元件150可以包含多组存储元件。例如，存储元件150可以包含第一组存储元件474、第二组存储元件484，以及第三组存储元件494。存储元件474、484、494中的每一组可以连接到相对应的导电沟道。尽管图4图示了三组存储元件474、484、494，多组存储元件可以包含两组存储元件，或多于三组存储元件。

存储元件474、484、494中的每一组可以包含多个存储元件，其各自连接到相对应的字线。例如，代表性的存储元件488可以连接到字线436。举例来说，存储元件488可以包含或对应于图1的位单元174。可以通过一个或多个连接体(比如图1的连接体192，图2的连接体292，和/或图3的连接体392)，将多组存储元件连接到一起。例如，可以通过第一连接体452，将第一组存储元件474连接到第二组存储元件，并且可以通过第二连接体454，将第二组存储元件484连接到第三组存储元件494。

多组存储元件可以连接到位线404，并且连接到源线406。例如，可以通过第一选择栅极422(例如，第一驱动器)，将多组存储元件连接到位线404，并且可以通过第二选择栅极424(例如，第二驱动器)，将多组存储元件连接到源线406。举例来说，第一选择栅极422可以在位线404与第一组存储元件474之间。第二选择栅极424可以在第三组存储元件494与源线406之间。

如参考图1-3描述的，存储器104的示意图400可以代表具有堆叠配置的多个导电沟道。连接体452、454允许导电沟道以堆叠配置形成，同时保持不同组物理层的完整度，并且同时提供不同导电沟道(对应于不同组存储元件的)之间的电气连续性。

参考图5，图示了可以执行以制造存储器装置的方法500的特定实施例。例如，可以执行方法500以制造图1的存储器104。存储器装置可以具有三维(3D)存储器配置，所述3D存储器配置单片地形成在存储元件的阵列的一个或多个物理级中，存储元件具有设置在基板(例如，硅基板)之上的有源区域。基板可以包含或对应于图1的基板182、图2的基板282，或图3的基板382。存储器装置可以包含与存储元件的操作相关的电路，比如读取/写入电路(例如，图1的读取电路140和/或写入电路142)。

方法500包含在502处形成连接到第一导电沟道的第一组存储元件，第一组存储元件形成在第一组物理层中，第一导电沟道实质上垂直于基板的表面。在形成第一组存储元件之后，可以将与第一组存储元件相关的物理层的暴露的表面平坦化。作为示例，第一组存储元件可以包含或对应于图1的第一组存储元件184，并且第一沟道可以包含或对应于第一导电沟道186。作为另一个示例，第一组存储元件和第一导电沟道可以包含或对应于包含在图2的第一组物理层254中的存储元件，并且第一导电沟道可以包含或对应于图2的第一导电沟道286或其他导电沟道287。作为另一个示例，第一组存储元件可以包含或对应于包含在图3的第一组物理层384中的存储元件，并且第一导电沟道可以包含或对应于图3的第一导电沟道386。作为另一个示例，第一组存储元件可以包含或对应于包含在图3的第二组物理层394中的存储元件，并且第一导电沟道可以包含或对应于图3的第二导电沟道396。作为另一个示例，第一组存储元件可以包含或对应于图4的第一组存储元件474、第二组存储元件484，或第三组存储元件494。

方法500还包含在504处形成连接到第二导电沟道的第二组存储元件，第二组存储元件形成在第二组物理层中，其中第一组物理层在基板与第二组物理层之间，并且其中第二导电沟道电连接到第一导电沟道，并且实质上垂直于基板的表面。第二组存储元件可以相对于基板的表面形成在第一组存储元件之上。第二导电沟道可以从第一导电沟道偏移(例如，实质上平行，但不对准)。当第二导电沟道的垂直轴线实质上平行于(例如，在加工和/或制造公差和误差内大体上平行)，但不对准于(例如，等同于)第一导电沟道的垂直轴线时，第二导电沟道可以从第一导电沟道偏移。可替代地，第二导电沟道可以对准于和/或实质上对准于第一导电沟道。例如，第二导电沟道的垂直轴线可以对准于(例如，等同于)和/或实质上对准于(例如，在加工和/或制造公差和误差内大体上等同于)第一导电沟道的垂直轴线。

作为示例，第二组存储元件可以包含或对应于图1的第二组存储元件194，并且第二导电沟道可以包含或对应于图1的第二导电沟道196。作为另一个示例，第二组存储元件和第一导电沟道可以包含或对应于包含在图2的第二组物理层264中的存储元件，并且第二导电沟道可以包含或对应于图2的第二导电沟道296或导电沟道297。作为另一个示例，第二组存储元件可以包含或对应于包含在图3的第二组物理层394中的存储元件，并且第二导电沟道可以包含或对应于图3的第二导电沟道396。作为另一个示例，第二组存储元件可以包含或对应于包含在图3的第三组物理层374中的存储元件，并且第二导电沟道可以包含或对应于图3的第三导电沟道376。作为另一个示例，第二组存储元件可以包含或对应于图4的存储元件474、484、494中的另一组。

在一些实施方式中，在形成第二组存储元件之前，可以在第一组存储元件之上形成蚀刻终止层。例如，蚀刻终止层可以包含或对应于图1的蚀刻终止层190、图2的蚀刻终止层290、图3的蚀刻终止层390或第二蚀刻终止层398。第二组存储元件可以相对于基板的表面形成在蚀刻终止层之上。举例来说，在形成第二组存储元件之后，蚀刻终止层可以在第一组存储元件与第二组存储元件之间。在其他实施方式中，可以在第一组物理层与第二组物理层之间没有蚀刻终止层的情况下，形成第二组存储元件。例如，当第一导电沟道与第二导电沟道对准时，可以控制第二组物理层的蚀刻，以停止在第一组物理层的顶部，或允许继续进入第一物理层的电介质结构，并且在填充第二物理层的电介质结构时可以修复。

在一些实施方式中，形成连接体(例如，焊盘)以连接第一导电沟道和第二导电沟道。例如，连接体可以包含或对应于图1的连接体192、图2的连接体292、图3的连接体392、图4的第一连接体452或第二连接体454。可以在形成第二组存储元件之前，形成连接体，并且可以接触第一导电沟道。可以形成第二导电沟道，以接触(例如，直接接触)连接体(例如，焊盘)。在其他实施方式中，不为连接第一导电沟道和第二导电沟道而形成连接体。例如，可以通过在第二组物理层中蚀刻孔，以暴露第一导电沟道的金属，从而形成第二沟道。可以用金属填充孔，以接触第一导电沟道的顶部，并且从而将第一导电沟道(电)连接到第二导电沟道。

在一些实施方式中，形成第二组存储元件可以包含形成第二组物理层，以及蚀刻第二组物理层以形成空腔。在形成空腔之后，可以在空腔中形成电荷捕获层(比如图1的第一电荷捕获层170或第二电荷捕获层176)。在形成电荷捕获层之后，可以在空腔中形成第二导电沟道。在其他实施方式中，在形成空腔之后，可以在形成电荷捕获层之前，在空腔中形成第二导电沟道。例如，在空腔中形成导电沟道之后，可以蚀刻(例如，移除)一个或多个虚设(dummy)字线层，并且可以围绕暴露的导电沟道形成电荷捕获层。在形成电荷捕获层之后，可以围绕每个电荷捕获层形成字线层。

通过在存储器装置中堆叠多个导电沟道，可以堆叠的物理层的数量(以及存储元件的数量)不受限于层(穿过所述层能够形成特定的导电沟道的孔)的数量。此外，方法500允许以堆叠配置形成第一导电沟道和第二导电沟道，同时保持第一组物理层的完整度，并且同时在第一导电沟道与第二导电沟道之间提供电气连续性。

参考图6，图示了可以执行以制造存储器装置的方法600的特定实施例。例如，可以执行方法600以制造图1的存储器104。存储器装置可以具有三维(3D)存储器配置，其单片地形成在存储元件的阵列的一个或多个物理级中，存储元件具有设置在基板(例如，硅基板)之上的有源区域。基板可以包含或对应于图1的基板182、图2的基板282，或图3的基板382。存储器装置可以包含与存储元件操作相关的电路，比如读取/写入电路(例如，图1的读取电路140和/或写入电路142)。

方法600包含在602处形成连接到第一导电沟道的第一组存储元件。可以相对于基板的表面在基板之上形成第一组存储元件。第一导电沟道可以实质上垂直于基板的表面。作为示例，第一组存储元件可以包含或对应于图1的第一组存储元件184，并且第一沟道可以包含或对应于第一导电沟道186。作为另一个示例，第一组存储元件和第一导电沟道可以包含或对应于包含在图2的第一组物理层254中的存储元件，并且第一导电沟道可以包含或对应于图2的第一导电沟道286或导电沟道287。作为另一个示例，第一组存储元件可以包含或对应于包含在图3的第一组物理层384中的存储元件，并且第一导电沟道可以包含或对应于图3的第一导电沟道386。作为另一个示例，第一组存储元件可以包含或对应于包含在图3的第二组物理层394中的存储元件，并且第一导电沟道可以包含或对应于图3的第二导电沟道396。作为另一个示例，第一组存储元件可以包含或对应于图4的第一组存储元件474、第二组存储元件484，或第三组存储元件494。

形成第一组存储元件可以包含在604处形成与第一组物理层相关的第一组多层，在606处蚀刻第一组多层以形成第一空腔，以及在608处在第一空腔中形成第一导电沟道。穿过第一组多层，第一空腔(例如，孔)可以具有实质上圆柱形的形状和/或可以具有实质上一致的直径。第一组多层可以包含导电层(比如图2的导电层260)和/或电介质层(比如图2的电介质层262)。在第一空腔中形成第一导电沟道之前，可以将第一电荷捕获层(比如图1的第一电荷捕获层170)沉积在第一空腔中。第一组物理层可以包含或对应于图2的第一组物理层254、第二组物理层264，图3的第一组物理层384、第二组物理层394，或第三组物理层374。

形成第一组存储元件还可以包含在610处蚀刻第一组多层以形成第二空腔(或沟槽)，以及在第二空腔中形成第一电介质结构。第一电介质结构可以包含或对应于图3的第一电介质结构294、第二电介质结构298，或图3的电介质结构356。

方法600还可以包含在612处平坦化包含第一组存储元件的多层的组的上部表面，以及在614处在第一组存储元件之上形成蚀刻终止层。可以在第一组存储元件的平坦化的表面的至少一部分之上形成蚀刻终止层。蚀刻终止层可以包含或对应于图1的蚀刻终止层190、图2的蚀刻终止层290、图3的蚀刻终止层390或第二蚀刻终止层398。

方法600还可以包含在616处形成连接体，其中连接体连接到第一导电沟道。连接体可以延伸穿过蚀刻终止层。连接体可以包含或对应于图1的连接体192、图2的连接体292、图3的连接体392、图4的第一连接体452或第二连接体454。

方法600还可以包含在618处形成连接到第二导电沟道的第二组存储元件，其中通过连接体将第二导电沟道电连接到第一导电沟道，其中连接体连接到第一导电沟道。可以相对于基板的表面在第一组存储元件之上形成第二组存储元件。第二导电沟道可以从第一导电沟道偏移(例如，不对准)。

第二组存储元件可以包含或对应于图1的第二组存储元件194，并且第二导电沟道可以包含或对应于图1的第二导电沟道196。作为另一个示例，第二组存储元件可以包含或对应于包含在图2的第二组物理层264中的存储元件，并且第二导电沟道可以包含或对应于图2的第二导电沟道296或导电沟道297。作为另一个示例，第二组存储元件可以包含或对应于包含在图3的第二组物理层394中的存储元件，并且第二导电沟道可以包含或对应于图3的第二导电沟道396。作为另一个示例，第二组存储元件可以包含或对应于包含在图3的第三组物理层374中的存储元件，并且第二导电沟道可以包含或对应于图3的第三导电沟道376。作为另一个示例，第二组存储元件可以包含或对应于图4的第二组存储元件484或第三组存储元件494。

形成第二组存储元件可以包含在620处形成与第二组物理层相关的第二组多层，在622处蚀刻第二组多层以形成第三空腔，以及在624处在第三空腔中形成第二导电沟道。第二组多层可以包含导电层(比如图2的导电层260)和/或电介质层(比如图2的电介质层262)。在第三空腔中形成第二导电沟道之前，可以在第三空腔中沉积第二电荷捕获层(比如图1的第二电荷捕获层176)。第二组物理层可以包含或对应于图2的第一组物理层254、第二组物理层264，图3的第二组物理层394，或第三组物理层374。

形成第二组存储元件还可以包含在626处蚀刻第二组多层以形成第四空腔(或沟槽)，以及在第四空腔中形成第二电介质结构。第二电介质结构可以包含或对应于图3的第一电介质结构294、第二电介质结构298，或图3的电介质结构356。能够以堆叠配置连接第一导电沟道和第二导电沟道，以形成“堆叠的”存储元件的列的一部分。

第一组存储元件和第二组存储元件可以各自包含少于或等于“n”个存储元件，其中n是正整数。n的值可以对应于多层(例如，物理层)的组的层的数量的上限，所述多层可以被蚀刻以形成空腔(例如，孔)，所述空腔具有穿过所述多层的组的实质上圆柱形的形状和/或实质上一致的直径的。例如，作为示例性的、非限制性的示例，n的值可以为24。基于n等于24，第一组存储元件和第二组存储元件中的每一组可以包含少于或等于24个存储元件。举例来说，第一组存储元件和第二组存储元件中的每一组可以包含18到20个存储元件。作为示例性的、非限制性的示例，当n＝24(即，蚀刻深度限制为24)，并且当第一组物理层和第二组物理层中的每一组具有18层时，层的总数量将为36层(即，数值大于n＝24)。相应地，由于每个存储元件形成在相对应的物理层中(例如，通过电介质层与上面的和/或下面的字线层分隔开的导电字线层)，第一组物理层和第二组物理层中的每一组可以包含少于或等于24层物理层。在特定实施例中，第一组物理层和第二组物理层的组合可以包含多于24层物理层的物理层的总数。尽管第一组存储元件和第二组存储元件已经描述为包含相同数量的存储元件，但第一组存储元件和第二组存储元件可以各自具有不同数量的存储元件。

通过堆叠多个导电沟道，可以堆叠以形成列的存储元件的总数量(例如，物理层的总数量)不受层(穿过所述层可以形成特定的导电沟道的孔)的数量限制。相应地，包含在堆叠的存储元件的列中的存储元件的数量可以不受层(例如，物理层，穿过所述层可以形成导电沟道的孔)的数量限制。

可以通过特定用途集成电路(ASIC)、处理单元(比如中央处理单元，CPU)、数字信号处理器(DSP)、控制器、另一硬件装置、固件装置、现场可编程门阵列(FPGA)装置，或其任意组合，启动或控制图5的方法500和/或图6的方法600。作为示例，可以通过一个或多个处理器(比如包含在控制器中的或连接到控制器的一个或多个处理器)，启动或控制图5的方法500和/或图6的方法600。配置为执行图5的方法500和/或图6的方法600的控制器可能能够形成具有堆叠的导电沟道的三维存储器装置，比如图1的存储器104。

图7图示了NAND闪存配置的3D存储器700的实施例。3D存储器700可以对应于图1的存储器104。3D存储器700包含单片地形成在基板704(比如硅基板)之上的多个物理层(比如第一组物理层701和第二组物理层702)。多个物理层可以包含或对应于包含第一组存储元件184的第一组物理层、包含第二组存储元件194的第二组物理层、第一组物理层254、第二组物理层264、第一组物理层384、第二组物理层394，或第三组物理层374。存储元件(例如，存储器单元，比如代表性的存储器单元710)布置在物理层的阵列中。

代表性的存储器单元710包含字线/控制栅极(WL4)728与导电沟道712之间的电荷捕获结构714。电荷捕获可以包含或对应于图1的第一电荷捕获层170或第二电荷捕获层176。可以通过导电沟道712相对于字线728的偏压，将电荷注入到电荷捕获结构714，或将电荷从电荷捕获结构714排出。例如，电荷捕获结构714可以包含硅氮化物，并且可以由栅极电介质(比如硅氧化物)与字线728和导电沟道712分隔。在存储器单元710的读取操作期间，电荷捕获结构714中的电荷量影响通过导电沟道712的电流量，并且表示存储在存储器单元710中的一个或多个位值。导电沟道712可以包含或对应于第一导电沟道186、第二导电沟道196、第一导电沟道286、第二导电沟道296、第一导电沟道386、第二导电沟道396，或第三导电沟道376。

3D存储器700包含多个擦除区块，其包含第一区块(区块0)750、第二区块(区块1)752，以及第三区块(区块2)754。区块750-754中的每一个包含物理层702的“垂直片”，其包含字线的堆叠体，示出为第一字线(WL0)720、第二字线(WL1)722、第三字线(WL2)724、第四字线(WL3)726，以及第五字线(WL4)728。多个导电沟道(具有相对于图7实质上垂直的取向)延伸穿过字线的堆叠体。每个导电沟道连接到每个字线720-728中的存储元件，形成存储元件的NAND串。为图示清楚，图7图示了三个区块750-754，每个区块中的五个字线720-728，以及每个区块中的三个导电沟道。然而，3D存储器700可以具有多于三个区块，每个区块多于五个字线，以及每个区块多于三个导电沟道。

经由多个导电线，将读取/写入电路760连接到导电沟道，所述多个导电线示出为在导电沟道的“顶部”端部处(例如，与基板704更远)的第一位线(BL0)730、第二位线(BL1)732，和第三位线(BL2)734，以及在导电沟道的“底部”端部(例如，更接近于基板704，或在基板704之内)的第一源线(SL0)740、第二源线(SL1)742，和第三源线(SL2)744)。读取/写入电路760被图示为经由“P”控制线连接到位线730-734，经由“M”控制线连接到源线740-744，并且经由“N”控制线连接到字线720-728。P、M和N中的每一个可以具有基于3D存储器700的特定配置的正整数值。在图7的示例性的示例中，P＝3，M＝3，并且N＝5。

在特定实施例中，位线中的每一个和源线中的每一个可以连接到不同导电沟道的相同端部(例如，顶部端部或底部端部)。例如，特定的位线可以连接到导电沟道792的顶部，并且特定的源线可以连接到导电沟道712的顶部。导电沟道792的底部可以连接(例如，电连接)到导电沟道712的底部。相应地，导电沟道792和导电沟道712可以串联连接，并且可以连接到特定的位线和特定的源线。

尽管导电沟道中的每一个(比如导电沟道712，792)被图示为单个导电沟道，但导电沟道中的每一个可以包含以堆叠配置的多个导电沟道。可以通过一个或多个连接体(比如图1的连接体192、图2的连接体292，图3的连接体392、图4的第一连接体452或第二连接体454)，连接堆叠配置的多个导电沟道。此外，如参考图1-3描述的，蚀刻终止层可以在包含在多个导电沟道中的每个导电沟道之间。

读取/写入电路760可以如参考图1所描述的读取电路140和/或写入电路142来运行。例如，数据可以被存储到连接到字线728的存储元件，并且读取/写入电路760可以从存储元件读取位值。作为另一个示例，读取/写入电路760可以向连接到字线720-728、位线730-734，以及源线740-742的控制线施加选择信号，以使得编程电压(例如，电压脉冲或一系列电压脉冲)被施加跨过选择的字线(例如，第四字线728)的(一个或多个)选择的存储元件。

在读取操作期间，控制器120可以从主机装置(比如图1的主机装置130)接收请求。控制器120可以通过向控制线施加适当的信号，以使得选择的字线的存储元件被感测到，从而使得读取/写入电路760从3D存储器700的特定的存储元件读取位。相应地，具有堆叠配置的多个导电沟道的3D存储器700可以配置为从一个或多个存储元件往复读取和写入数据。

图8是存储器800的特定实施例的图。存储器800可以包含在图1的数据存储装置102中。图8图示了存储器800(比如存储器104)的三维架构的一部分。在图8所示的实施例中，存储器是垂直位线电阻式随机存取存储器(ReRAM)，其在基板之上的物理层中具有多个导电线(例如，实质上平行于基板表面)，比如代表性的字线820、821、822和823(其中仅一部分在图8中示出)，以及穿过物理层的多个垂直导电线，比如代表性的位线810、811、812和813。字线822可以包含或对应于第一组物理层801，并且字线820、821可以包含或对应于第二组物理层802。第一组物理层801和第二组物理层802可以包含或对应于图2的第一组物理层254、第二组物理层264，或图3的第一组物理层384、第二组物理层394，或第三组物理层374中的相邻两组物理层。

尽管位线中的每一个(比如位线810、811、812和813)被图示为单个位线，位线810、811、812和813中的每一个可以包含多个堆叠配置的部分。可以通过一个或多个连接体，将堆叠配置的多个部分连接，所述一个或多个连接体比如是图1的连接体192、图2的连接体292、图3的连接体392，图4的第一连接体452或第二连接体454。此外，蚀刻终止层可以在多个部分中的每个部分之间。

存储器800还包含多个基于电阻的存储元件(例如，存储器单元)，比如代表性的存储元件830、831、832、840、841和842，其每一个连接到基板(例如，硅基板)之上的多个物理层中的存储器单元的阵列的位线和字线。存储器800还包含读取/写入电路804，比如图1的读取电路140和/或写入电路142。读取/写入电路804连接到字线驱动器808和位线驱动器806。

在图8所示的实施例中，字线中的每一个包含多个指(例如，第一字线820包含指824、825、826和827)。每个指可以连接到多于一个位线。举例来说，第一字线820的第一指824经由第一指824的第一端部处的第一存储元件830连接到第一位线810，并且经由第一指824的第二端部处的第二存储元件840连接到第二位线811。

在图8所示的实施例中，每个位线可以连接到多于一个字线。举例来说，第一位线810经由第一存储元件830连接到第一字线820，并且经由第三存储元件832连接到第三字线822。

在写入操作期间，控制器120可以从主机装置接收数据，比如图1的主机装置130。控制器120可以向存储器800发送数据(或数据的表达)。例如，在将编码的数据发送到存储器800之前，控制器120可以编码数据。

读取/写入电路804可以向对应于数据的目的地的存储元件写入数据。例如，读取/写入电路804可以向连接到字线驱动器808和位线驱动器806的选择控制线施加选择信号，以使得写入电压被施加为跨过所选择的存储元件。例如，为了选择第一存储元件830，读取/写入电路804可以激活字线驱动器808和位线驱动器806，以驱动编程电流(也称为写入电流)通过第一存储元件830。举例来说，第一写入电流可以用来向第一存储元件830写入第一逻辑值(例如，对应于高电阻状态的值)，并且第二写入电流可以用来向第一存储元件830写入第二逻辑值(例如，对应于低电阻状态的值)。可以通过向第一位线810和第一字线820之外的字线施加第一电压，并且向第一字线820施加第二电压，产生跨过第一存储元件830的编程电压，从而施加编程电流。在特定实施例中，第一电压被施加到其他位线(例如，位线814、815)，以降低存储器800中的泄漏电流。

在读取操作期间，控制器120可以从主机装置(比如图1的主机装置130)接收请求。控制器120可以通过向连接到字线驱动器808和位线驱动器806的选择控制线施加选择信号，以使得读取电压被施加为跨过所选择的存储元件，使得读取/写入电路804从存储器800的特定的存储元件读取位。例如，为了选择第一存储元件830，读取/写入电路804可以激活字线驱动器808和位线驱动器806，以向第一位线810以及除了第一字线820之外的字线施加第一电压(例如，0.7伏特(V))。可以向第一字线820施加较低电压(例如，0V)。从而，读取电压被施加为跨过第一存储元件830，并且对应于读取电压的读取电流可以被读取/写入电路804的感测放大器检测到。读取电流(经由欧姆定律)对应于第一存储元件830的电阻状态，其对应于存储在第一存储元件830处的逻辑值。在读取操作期间，从第一存储元件830和其他元件读取的逻辑值可以被提供到控制器120。相应地，位线810、811、812和813中的每一个可以包含多个部分，并且所述特定的位线的多个部分可以堆叠配置。

具有三维配置并包含堆叠的导电沟道的存储器可以使用一种制造过程来制造，比如包含或对应于如图2所示的过程、图5的方法500和/或图6的方法600，或其组合。处理器和存储器可以启动和/或控制制造过程。存储器可以包含可执行指令，比如计算机可读取指令，或处理器可读取指令。可执行指令可以包含可由计算机(比如包含处理器和存储器的计算机)执行的一个或多个指令。

可以通过完全自动化的或部分自动化的制造系统来实施制造过程。例如，可以根据时间表将制造过程自动化。制造系统可以包含制造设备(例如，加工工具)，以执行的一个或多个操作，从而形成存储器装置的。例如，制造设备可以配置为沉积一个或多个材料(例如，层)、蚀刻一个或多层、沉积蚀刻终止层、形成连接体、沉积电荷捕获层、形成导电沟道、进行平坦化，等等。

制造系统(例如，执行制造过程的自动化系统)可以具有分布式架构(例如，层级结构)。例如，制造系统可以包含一个或多个处理器、一个或多个存储器，和/或根据分布式架构分布的控制器。分布式架构可以包含控制或启动一个或多个低级系统的操作的高级处理器。例如，制造系统的高级部分可以包含一个或多个处理器，并且低级系统可以各自包含一个或多个相对应的控制器，或可以由一个或多个相对应的控制器控制。特定的低级系统的特定的控制器可以从特定的高级系统接收一个或多个指令(例如，命令)，可以向下属模块或加工工具下达子命令，并且可以将状态数据通信到特定的高级系统。一个或多个低级系统中的每一个可以与制造装备(例如，加工工具)的一个或多个相对应的零件相关。在特定实施例中，制造系统可以包含分布在制造系统中的多个处理器。例如，低级系统部件的控制器可以包含一个或多个处理器。

举例来说，制造系统的处理器可以是高级系统的一部分、子系统，或制造系统的部件。在另一实施例中，制造系统的处理器包含制造系统的各个级和部件处的分布的加工，或与之相关。

从而，制造系统的处理器可以包含处理器可执行指令，或具有对其的访问，当所述指令被处理器执行时，使得处理器启动或控制存储器装置的形成，通过形成连接到第一导电沟道的第一组存储元件(第一导电沟道实质上垂直于基板的表面)，以及通过形成连接到第二导电沟道的第二组存储元件(第二导电沟道电连接到第一导电沟道，并且实质上垂直于基板表面)，从而形成存储器装置。存储器装置可以包含具有三维(3D)存储器配置的非易失性存储器，其单片地形成存储元件的阵列的一个或多个物理级中，存储元件具有设置在基板之上的有源区域。例如，可以通过一个或多个沉积工具以及一个或多个蚀刻移除工具来形成第一组存储元件，所述沉积工具比如是分子束外延生长工具、可流动化学气相沉积(FCVD)工具、共形沉积工具、或旋涂(spin-on)沉积工具，而所述蚀刻移除工具比如是化学移除工具。作为另一个示例，可以通过一个或多个沉积工具以及一个或多个蚀刻移除工具来形成第二组存储元件，所述沉积工具比如是分子束外延生长工具、可流动化学气相沉积(FCVD)工具、共形沉积工具，或旋涂(spin-on)沉积工具，而所述蚀刻移除工具比如是化学移除工具。

包含在制造系统的存储器中的可执行指令可以使得制造系统的处理器能够启动存储器装置的形成，比如包含三维配置和堆叠的导电沟道的图1的存储器104。在特定实施例中，制造系统的存储器存储计算机可执行指令，其可由处理器执行，以使得处理器根据图2所示的任意过程的至少一部分、图5和图6的任意方法的至少一部分，或其任意组合，来启动图1的存储器104的形成。例如，计算机可执行指令可以为可执行的，以使得处理器启动存储器装置的形成，比如包含三维配置和堆叠的导电沟道的图1的存储器104。可以通过形成连接到第一导电沟道的第一组存储元件(第一导电沟道实质上垂直于基板的表面)，以及通过形成连接到第二导电沟道的第二组存储元件(第二导电沟道电连接到第一导电沟道，并且实质上垂直于基板的表面)，从而形成存储器装置。例如，存储器装置可以包含具有三维(3D)存储器配置的非易失性存储器，其单片地形成在存储元件阵列的一个或多个物理级中，具有设置在基板之上的有源区域。

尽管本文图示的各种部件被图示为区块部件，并且概括性地进行描述，但这样的部件可以包含一个或多个微处理器、状态机，或其他电路，其配置为使得数据存储装置102能够执行本文描述的一个或多个操作。例如，控制器120和/或存储器(例如，读取电路140，和/或写入电路142)可以代表物理部件，比如硬件控制器、状态机、逻辑电路，或其他结构，以使得能够从而存储器104往复读取和写入数据。

可替代地或附加地，可以使用编程为执行本文描述的一个或多个操作的微处理器或微控制器，来实现数据存储装置102的一个或多个部件。举例来说，作为示例性的示例，可以使用执行指令的处理器，实现对应于控制器120、读取电路140，和/或写入电路142的操作。在特定实施例中，指令存储在存储器104处。可替代地或附加地，由处理器执行的可执行指令可以存储在并非存储器104一部分的分开的存储器位置处，比如在只读取存储器(ROM)处。

在特定实施例中，数据存储装置102可以附接到一个或多个主机装置，或嵌入在一个或多个主机装置中，比如在可以对应于主机装置130的主机通信装置的外壳中。数据存储装置102可以在封装的装置中，比如无线电话、个人数字助理(PDA)、游戏装置或操控器、便携导航装置、计算机装置(例如，平板电脑或膝上型电脑)，或使用内部非易失性存储器的其他装置。然而，在其他实施例中，数据存储装置102可以是便携装置，其配置为选择性地连接到一个或多个外部装置，比如主机装置130。例如，作为示例性的示例，数据存储装置102可以是可移动装置，比如通用串行总线(USB)闪存驱动器，或可移动存储器卡。

主机装置130可以对应于移动电话、音乐播放器、视频播放器、游戏装置或操控器、电子书阅读器、个人数字助理(PDA)、计算机(比如膝上型电脑、平板电脑，或笔记本电脑)、便携导航装置、另一电子装置，或其组合。主机装置130可以经由主机控制器来通信，其可以使得主机装置130能够与数据存储装置102进行通信。可以遵照JEDEC固态技术协会的行业规范(比如嵌入式多媒体卡(eMMC)规范或通用闪存(UFS)主机控制器接口规范)来操作主机装置130。可以遵照一个或多个其他规范(比如，作为示例性的例子，安全数字(SD)主机控制器规范)来操作主机装置130。可替代地，可以遵照另一通信协议，使主机装置130与数据存储装置102进行通信。

存储器可以具有二维配置、三维(3D)配置(例如，3D存储器)，或任意其他配置，并且可以包含单个裸芯或多个裸芯(例如，多个堆叠的存储器裸芯)。例如，存储器104可以具有3D配置，并且可以包含单个裸芯或多个裸芯。数据存储装置102可以配置为作为嵌入式存储器连接到主机装置130，比如作为示例性的例子，与嵌入式多媒体卡(弗吉尼亚州阿灵顿的电子工程设计发展联合会议(JEDEC)固态技术协会的商标)配置相关。数据存储装置102可以对应于eMMC装置。作为另一个示例，数据存储装置102可以对应于存储器卡，比如数字安全卡、微卡、迷你SD^TM卡(特拉华州威明顿市的SD-3C LLC的商标)、多媒体卡^TM(MMC^TM)(弗吉尼亚州阿灵顿的电子工程设计发展联合会议(JEDEC)固态技术协会的商标)，或(CF)卡(加利福尼亚州苗必达市的SanDisk公司的商标)。可以遵照JEDEC行业规范来操作数据存储装置102。例如，可以遵照JEDEC的eMMC规范、JEDEC通用闪存(UFS)规范、一个或多个其他规范，或其组合，来操作数据存储装置102。

半导体存储器装置，比如存储器104，包含易失性存储器装置(比如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置)，非易失性存储器装置(比如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(其可以认为是EEPROM的子集)，铁电式随机存取存储器(“FRAM”)，以及其他能够存储信息的半导体元件。每种类型的存储器装置可以具有不同配置。例如，闪存存储器装置可以配置为NAND或NOR配置。

存储器装置可以由无源元件和/或有源元件以任意组合形成。作为非限制性的示例，无源半导体存储器元件包含ReRAM装置元件，其在一些实施例中包含电阻率开关存储元件(比如反熔丝式(anti-fuse)相变材料，等等)，并且可选地包含导向(steering)元件(比如二极管，等等)。非限制性的示例，有源半导体存储器元件也作为包含EEPROM和闪存存储器装置元件，其在一些实施例中包含含有电荷存储区域(比如浮置栅极、导电纳米颗粒或电荷存储电介质材料)的元件。

可以配置多个存储器元件，使得它们串联连接，或使得每个元件可以单独存取。作为非限制性的示例，以NAND配置(NAND存储器)的闪存存储器装置典型地包含串联连接的存储器元件。可以配置NAND存储器阵列，使得阵列由多个存储器串构成，其中串由多个存储器元件构成，所述多个存储器元件共用单个位线，并且作为组存取。可替代地，可以配置存储器元件，使得每个元件可以单独存取，例如，以NOR存储器阵列。已经作为示例呈现了描述的NAND和NOR存储器配置，而存储器元件可以以其他方式配置。

位于基板之中或之上的半导体存储器元件可以配置为二维或三维，比如二维存储器结构或三维存储器结构。

在二维存储器结构中，半导体存储器元件配置为单个平面或单个存储器装置级。典型地，在二维存储器结构中，存储器元件布置在平面中(例如，在x-z方向上的平面)，其实质上平行于支承存储器元件的基板的主要表面延伸。基板可以是晶片，在其上或其中形成存储器元件的层，或者它可以是载体基板，其在形成之后附接到存储器元件。作为非限制性的示例，基板可以包含半导体材料，比如硅。

存储器元件可以以有序的阵列布置在单个存储器装置级中，比如以多个行和/或列。然而，存储器元件可以布置为不规则的或非正交的配置。存储器元件可以各自具有两个或更多的电极或接触线，比如位线和字线。

三维存储器阵列布置为使得存储器元件占据多个平面或多个存储器装置级，从而形成三维结构(即，在x、y和z方向上，其中y方向实质上垂直于基板的主要表面，并且x和z方向实质上平行于基板的主要表面)。

作为非限制性的示例，三维存储器结构可以垂直地配置为多个二维存储器装置级的堆叠体。作为另一非限制性示例，三维存储器阵列可以配置为多个垂直列(例如，实质上垂直于基板的主要表面延伸的列，即，在y方向上)，每个列在其中具有多个存储器元件。列可以布置为二维配置(例如，在x-z平面中)，产生存储器元件的三维配置，其具有布置在多个垂直地堆叠的存储器平面上的元件。存储器元件的其他三维配置也可以组成三维存储器阵列。

作为非限制性的示例，在三维NAND存储器阵列中，可以将存储器元件连接到一起，以形成在单个水平的(例如，x-z)存储器装置级中的NAND串。可替代地，可以将存储器元件连接到一起，以形成垂直NAND串，其横向跨过多个水平的存储器装置级。可以设想其他三维配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串包含跨过多个存储器级的存储器元件。也可以以NOR配置和ReRAM配置来设计三维存储器阵列。

典型地，在单片三维存储器阵列中，一个或多个存储器装置级形成在单个基板之上。可选地，单片三维存储器阵列还可以具有至少部分地在单个基板中的一个或多个存储器层。作为非限制性的示例，基板可以包含半导体材料，比如硅。在单片三维阵列中，组成阵列的每个存储器装置级的层典型地形成在阵列的下面的存储器装置级的层上。然而，单片三维存储器阵列的相邻的存储器装置级的层可以被共用，或在存储器装置级之间具有中间层。

二维阵列可以分开形成，并且然后封装到一起，以形成具有多层存储器的非单片的存储器装置。例如，可以通过在分开的基板上形成存储器级，以及然后将存储器级上下叠置，来构建非单片的堆叠的存储器。举例来说，存储器装置级中的每一个可以具有相对应的基板，其在堆叠存储器装置级以形成存储器阵列之前被制薄或移除。由于存储器装置级中的每一个初始地在分开的基板之上形成，产生的存储器阵列并非单片三维存储器阵列。此外，可以在分开的芯片上形成多个二维存储器阵列或三维存储器阵列(单片或非单片)，并且然后将其封装到一起，以形成堆叠芯片存储器装置。

在一些实施方式中，存储器104是具有三维(3D)存储器配置的非易失性存储器，其单片地形成在存储器单元的阵列的一个或多个物理级中，存储器单元具有设置在硅基板之上的有源区域。存储器单元的有源区域可以是存储器单元的由存储器单元的电荷捕获部分导电节流的区域。数据存储装置102包含电路，作为示例性的、非限制性的、与存储器单元的操作相关的示例，比如图1的读取电路140和/或写入电路。

相关的电路典型地用于存储器元件的操作，并且用于与存储器元件进行通信。作为非限制性的示例，存储器装置可以具有控制并驱动存储器元件执行功能(比如编程和读取)的电路。相关的电路可以与存储器元件在相同的基板上和/或在分开的基板上。例如，用于存储器读取/写入操作的控制器可以设置在分开的控制器芯片上和/或与存储器元件在相同的基板上。

本领域技术人员将认识到，本公开不限制为所描述的特定结构，而如本文所描述的并为本领域技术人员理解的，覆盖本公开精神和范围之内的全部相关的存储器结构。

提交本公开的摘要应如下理解，其不应被用来解释或限制权利要求的范围或含义。此外，在前面的具体实施方式部分，为了使本公开更简单化的目的，各种特征可以被组合到一起，或在单个实施例中描述。本公开不应解释为反映如下意图：所要求的实施例比每条权利要求中明确列举的特征需要更多的特征。反之，如下面的权利要求所反映的，发明主题事项可以导向为比任意公开的实施例的全部特征都少。

对本文所描述的实施例的解释意图提供各种实施例的普遍性理解。可以利用其他实施例，并且可以从本公开衍生其他实施例，使得可以在不背离本公开范围的情况下，进行结构上和逻辑上的替换与改变。本公开意图覆盖各种实施例的任意以及全部的后续改进或变化。

上面公开的主题应认为是示例性的，而非限制性的，并且所附权利要求意图覆盖全部这样的修改、增强和其他实施例，其落入本公开的范围之内。从而，为最大化法律允许的范围，本公开的范围应由随附的权利要求及其等同的可允许的最宽泛解释来确定，而不应被前面的详细说明限制或局限。