系统级封装(SIP)装置之间的同步通信的制作方法

本发明大体上涉及系统级封装(SiP)装置，且更确切地说，涉及实现跨越SiP装置内的集成电路的同步通信。

背景技术：

系统级封装(SiP)技术目前尝试互连单个半导体封装内的众多半导体装置。SiP技术包括各种互连技术，例如，利用铜柱互连、倒装芯片互连、互连结构等等。

技术实现要素：

在本发明的一个实施例中，提供一种半导体装置，该半导体装置包括实施在半导体装置的物理接口上的锁定控制逻辑，其中锁定控制逻辑被配置成产生模式控制信号，该模式控制信号指示半导体装置的解锁工作模式和锁定工作模式中的一个工作模式。该半导体装置还包括在物理接口上实施的互连电路，其中该互连电路包括时钟产生电路，该时钟产生电路耦合到互连件且被配置成接收本地时钟信号，该本地时钟信号基于经由互连件从主机半导体装置接收的源时钟信号在半导体装置上产生，并且基于本地时钟信号输出物理接口(PHY)时钟信号。在锁定工作模式期间PHY时钟信号包括本地时钟信号，并且在解锁工作模式期间PHY时钟信号包括本地时钟信号的反相版本。半导体装置还包括第一触发器(FF)，该第一触发器具有耦合到互连件的输入以从互连件接收数据、具有耦合到PHY时钟信号的时钟输入，并且被配置成在解锁工作模式和锁定工作模式期间在PHY时钟信号的正边沿处锁存数据。

上述实施例的一个方面假设互连电路进一步包括第二FF，该第二FF具有被配置成接收本地时钟信号的时钟输入、具有耦合第一FF的输出的输入以从第一FF接收数据，并且被配置成在解锁工作模式和锁定工作模式期间在本地时钟信号的正边沿上锁存数据。

上述实施例的另一方面假设互连电路进一步包括多路复用器，该多路复用器具有耦合到第一FF的输出的第一输入、具有耦合到第二FF的输出的第二输入，并且被配置成在锁定工作模式期间选择第一输入，且在解锁工作模式期间选择第二输入。

上述实施例的另一方面假设互连电路进一步包括隔离电路，该隔离电路具有耦合到多路复用器的输出的输入、具有耦合到半导体装置的内部电路的输出，并且被配置成在从解锁模式到锁定模式的转换过程期间隔离通过多路复用器选择的数据与内部电路。

上述实施例的另一方面假设互连电路进一步包括时钟对准块，该时钟对准块被配置成基于从互连件接收的源时钟信号产生本地时钟信号。在解锁工作模式期间本地时钟信号并不与源时钟信号对准，并且在锁定工作模式期间本地时钟信号与源时钟信号对准。

上述实施例的另一方面假设互连电路进一步包括耦合到互连件的电平位移器，该电平位移器具有耦合到第一FF的输入的输出，并且被配置成移位接收到的源时钟信号的电压电平和从互连件接收到的数据。

上述实施例的另一方面假设锁定控制逻辑进一步被配置成：响应于半导体装置的启动过程而产生指示解锁工作模式的模式控制信号；响应于从主机半导体装置接收到的停止确认信号而产生隔离控制信号；并且在停止确认信号被清除之后产生指示锁定工作模式的模式控制信号。

上述实施例的另一方面假设在锁定工作模式期间本地时钟信号包括等于或大于400Mhz的时钟频率，并且在解锁工作模式期间本地时钟信号包括低于400Mhz的时钟频率。

在本发明的另一个实施例中，提供一种半导体装置，该半导体装置包括实施在半导体装置的物理接口上的锁定控制逻辑，其中锁定控制逻辑被配置成产生模式控制信号，该模式控制信号指示半导体装置的解锁工作模式和锁定工作模式中的一个工作模式。该半导体装置还包括在物理接口上实施的互连电路，其中该互连电路包括时钟产生电路，该时钟产生电路耦合到互连件且被配置成接收第一本地时钟信号，该第一本地时钟信号基于经由互连件从主机半导体装置接收的第一源时钟信号在半导体装置上产生，并且基于第一本地时钟信号输出物理接口(PHY)时钟信号。在锁定工作模式期间PHY时钟信号包括第一本地时钟信号，并且在解锁工作模式期间PHY时钟信号包括第一本地时钟信号的反相版本。该半导体装置还包括：第一保持触发器(FF)，该第一保持触发器具有耦合到互连件的输入以接收与第一数据信号相关联的第一数据、具有耦合到PHY时钟信号的时钟输入，并且被配置成在PHY时钟信号的正边沿处锁存第一数据；以及第二保持FF，其具有耦合到互连件的输入以接收与第二数据信号相关联的第二数据、具有耦合到PHY时钟信号的时钟输入，并且被配置成在PHY时钟信号的正边沿处锁存第二数据。第一保持FF和第二保持FF被配置成在解锁工作模式和锁定工作模式期间在PHY时钟信号的顺序正边沿上相应地锁存第一数据和第二数据。

上述实施例的另一方面假设互连电路进一步包括第一FF，该第一FF具有耦合到第一保持FF的输出的输入以从第一保持FF接收第一数据、具有耦合到第二本地时钟信号的时钟输入，并且被配置成在第二本地时钟信号的正边沿上锁存第一数据。第二本地时钟信号基于经由互连件从主机半导体装置接收的第二源时钟信号在半导体装置上产生，并且第一本地时钟信号与第二本地时钟信号相比较快。互连电路进一步包括第二FF，该第二FF具有耦合到第二保持FF的输出的输入以从第二保持FF接收第二数据、具有耦合到第二本地时钟信号的时钟输入，并且被配置成在第二本地时钟信号的正边沿上锁存第二数据。

上述实施例的另一方面假设互连电路进一步包括多路复用器，该多路复用器具有耦合到第二FF保持的输出的第一输入、具有耦合到第二FF的输出的第二输入，并且多路复用器被配置成在锁定工作模式期间选择第一输入，并且在解锁工作模式期间选择第二输入。

上述实施例的另一方面假设互连电路进一步包括：第一隔离电路，该第一隔离电路具有耦合到第一FF的输出的输入、具有耦合到半导体装置的内部电路的输出，并且被配置成在从解锁模式到锁定模式的转换过程期间隔离第一数据与内部电路；以及第二隔离电路，该第二隔离电路具有耦合到多路复用器的输出的输入、具有耦合到半导体装置的内部电路的输出，并且被配置成在转换过程期间隔离通过多路复用器选择的数据与内部电路。

上述实施例的另一方面假设互连电路进一步包括时钟对准块，该时钟对准块被配置成基于从互连件接收的第一源时钟信号产生第一本地时钟信号。在解锁工作模式期间第一本地时钟信号并不与源时钟信号对准，并且在锁定工作模式期间第一本地时钟信号与源时钟信号对准。

上述实施例的另一方面假设互连电路进一步包括电平位移器，该电平位移器耦合到互连件、具有耦合到第一保持FF的输入且耦合和第二保持FF的输入的输出，并且被配置成移位第一源时钟信号的电压电平、第一数据以及从互连件接收的第二数据。

上述实施例的另一方面假设锁定控制逻辑进一步被配置成：响应于半导体装置的启动过程而产生指示解锁工作模式的模式控制信号；响应于从主机半导体装置接收到的停止确认信号而产生隔离控制信号；并且在停止确认信号被清除之后产生指示锁定工作模式的模式控制信号。

上述实施例的另一方面假设在锁定工作模式期间第一本地时钟信号包括等于或大于400Mhz的时钟频率，并且在解锁工作模式期间第一本地时钟信号包括低于400Mhz的时钟频率。

在本发明的另一个实施例中，提供一种方法，该方法包括：从主要半导体装置中接收源时钟信号，其中源时钟信号经由耦合主要半导体装置和辅助半导体装置的互连件通过辅助半导体装置接收；基于源时钟信号在辅助半导体装置上产生本地时钟信号；在辅助半导体装置上产生模式控制信号，其中模式控制信号指示辅助半导体装置的解锁工作模式和锁定工作模式中的一个工作模式；基于本地时钟信号产生物理接口(PHY)时钟信号，其中在锁定工作模式期间PHY时钟信号包括本地时钟信号，并且在解锁工作模式期间PHY时钟信号包括本地时钟信号的反相版本；以及锁存经由互连件从主要半导体装置接收的数据，其中在解锁工作模式和锁定工作模式期间在PHY时钟信号的正边沿处执行锁存。

上述实施例的另一方面假设该方法进一步包括锁存经由互连件从主要半导体装置接收到的第二数据，其中锁存第二数据在解锁工作模式和锁定工作模式期间在PHY时钟信号的顺序正边沿上执行。

上述实施例的另一方面假设该方法进一步包括响应于辅助半导体装置的启动过程而产生指示解锁工作模式的模式控制信号；以及响应于与主要半导体装置的停止通信而在辅助半导体装置上产生转换控制信号。响应于检测到主要半导体装置的锁相环电路被锁定，通过主要半导体装置启动停止通信，并且转换控制信号被配置成停止锁存数据。

上述实施例的另一方面假设该方法进一步包括响应于与主要半导体装置的锁定通信而产生指示锁定工作模式的模式控制信号。响应于主要半导体装置的振荡器达到最小时钟频率而通过主要半导体装置开始锁定通信，并且在锁定工作模式期间本地时钟信号与源时钟信号对准。

附图说明

通过参考附图，可以更好地理解本发明，并且使得本领域的技术人员清楚本发明的多个目的、特征和优点。

图1示出描绘根据一些实施例的经由主要半导体装置与辅助半导体装置之间的互连电路的实例通信的框图，本发明在这些主要半导体装置与辅助半导体装置中实施。

图2到3示出根据本发明的一些实施例的实施在辅助半导体装置的物理接口上的实例互连电路和锁定控制逻辑。

图4示出根据本发明的一些实施例的在辅助半导体装置的物理接口上实施的实例时钟产生电路。

图5示出描绘根据本发明的一些实施例的通过转换控制逻辑实施的过程的流程图，该转换控制逻辑在主要半导体装置的物理接口上实施。

图6到9示出根据本发明的一些实施例的在同步数据通信的解锁和锁定模式期间存在于半导体装置的多个节点处的实例时钟、控制以及数据信号的波形。

本发明借助于例子来进行说明且不受附图限制，在附图中，除非另外指出，否则类似的附图标记指示类似的元件。为简单和清晰起见示出图中的元件，并且这些元件未必按比例绘制。

具体实施方式

以下内容阐述意图说明本发明且不应视为限制的各种实施例的详细描述。

概述

集成电路通常包括同步元件，或必须使用时钟信号进行同步的元件。当时钟信号经由时钟分布网络分布到集成电路中的元件时，归因于影响时钟信号的各种因素，例如，到达元件的不同路径长度、温度变化、电磁干扰、电阻-电容耦合、用于时钟分布网络的缓冲器的传播延迟等等，时钟信号可能在不同时间到达元件。为了集成电路恰当地操作，必须通过平衡跨集成电路的时钟信号以确保同步元件同时接收到时钟信号的逻辑电平变化来减少此类时钟偏斜。

系统级封装(SiP)技术目前尝试互连单个半导体封装(或SiP封装)内的众多不同类型的半导体装置(或SiP装置)。不同SiP装置的集成电路还包括同步元件。许多高性能应用要求在SiP封装内的同步通信，在SiP封装内SiP装置的各种同步元件必须同步。当前的解决方案通常利用SiP装置的每个互连接口上的接口逻辑内的跨时钟域逻辑。然而，跨时钟域可能导致在信号从一个时钟域跨越到另一个时钟域时针对高性能应用的大量时延惩罚。

常规地，DLL(延迟锁相环)电路已经实施在SiP封装的辅助装置上以锁定到从SiP的主装置接收的时钟信号。然而，此常规解决方案的一个限制是DLL电路技术在低频率下并不能恰当地操作。举例来说，包括每元件25皮秒的大量延迟元件的DLL将仅能在最低300MHz下操作。对于绝大部分的SiP启动情况，这是严重的操作性限制，该限制对于许多高性能应用是明显不可接受的。

本发明提供分区到两个装置上的同步逻辑之间的同步数据通信，甚至当常规的时钟同步组件不可操作时也是如此。通过主机装置将源时钟信号提供到SiP封装的一个或多个辅助装置或扩展装置。本文中论述了装置操作的两个模式：解锁模式和锁定模式(也被称作解锁(unLock)模式和锁定(lock)模式)。在解锁模式期间，主机装置上的源时钟信号并不与辅助装置上的时钟信号相位对准(例如，并不锁定)。数据在源时钟信号的正边沿上从主机装置驱动到辅助装置，而在解锁模式期间，数据在源时钟信号的负边沿上锁存在辅助装置上。在一些实施例中，在解锁模式期间源时钟信号具有低时钟频率，例如，小于300MHz的频率。在其它实施例中，在解锁模式期间源时钟信号利用并非低时钟频率的时钟频率，例如，高于300MHz。随着源时钟信号遍历主机装置与辅助装置之间的互连电路，源时钟信号经历延迟，以及由辅助装置上的时钟产生电路和时钟分布网络产生的时钟插入延迟。在一些实施例中，选择源时钟信号的时钟频率以确保源时钟信号所经历的延迟小于源时钟信号的周期的一半。

在锁定模式期间，主机装置上的源时钟信号与辅助装置上的接收到的源时钟信号相位对准(例如，被锁定)，其中辅助装置上的时钟对准电路补偿源时钟信号在到达辅助装置时所经历的延迟。数据在源时钟信号的正边沿上从主机装置驱动到辅助装置，并且在锁定模式期间，数据在源时钟信号的正边沿上锁存在辅助装置上。在一些实施例中，在锁定模式期间源时钟信号具有高时钟频率，例如，在300MHz到超过1GHz的范围内的频率。在其它实施例中，源时钟信号利用并非高时钟频率的时钟频率，例如，低于300MHz的频率。

在一些实施例中，主机装置和辅助装置各自具有在解锁模式期间未启用的(且因此未锁定的)PLL，例如，在包括主机装置和辅助装置的SiP的启动(或需要解锁模式操作的其它情况)之后。在启动之后，PLL随后被启用且锁定以将主机装置和辅助装置转换到锁定模式。以此方式，本发明提供用于单个相位时钟域接口内的两个管芯之间的同步数据通信的灵活的且低时延的解决方案而不含任何时钟域交叉点，因此避免了时延和性能惩罚。

实例实施例

图1示出描绘经由主要半导体装置与辅助半导体装置之间的互连电路的实例通信的简化的框图，例如，在实施本发明的系统100的管芯1 105(1)与管芯2 105(2)之间。在一些实施例中，管芯1是主机装置并且管芯2是扩展装置，该扩展装置被配置成作为系统级封装(SiP)封装135的一部分与管芯1同步通信。虽然管芯1和管芯2包括大量组件，但是在图1中省略了许多组件以保持简单性。

管芯1包括芯片上同步逻辑130(1)并且管芯2包括芯片上同步逻辑130(2)，其中芯片上同步逻辑130(1)和130(2)被配置成经由互连件120彼此交换数据。芯片上同步逻辑130(1)包括被配置成与芯片上同步逻辑130(2)的同步元件同步通信的同步元件。芯片上同步逻辑130(1)和130(2)的实例实施例包括被配置成跨越管芯1和管芯2同步通信的同步总线。

管芯1包括物理接口140(1)并且管芯2包括物理接口140(2)。物理接口140(1)和140(2)各自包括互连电路，该互连电路被配置成使得能够在管芯1与管芯2之间进行通信，其中物理接口140(1)和140(2)经由互连件120连接。互连件120的实例包括但不限于各种互连技术中的任一种技术，例如，铜柱互连技术(例如，用于堆叠装置)、倒装芯片互连技术(例如，用于倒装芯片装置)、互连结构(例如，用于一些类型的SiP装置)等等。

物理接口140(1)和140(2)的互连电路各自包括用于存储待在互连件120上发射的数据的一组发射数据寄存器(例如，同步元件，例如，触发器)，和用于存储从互连件120接收的数据的一组接收数据寄存器。物理接口140(1)的发射和接收数据寄存器耦合到管芯1的内部电路，例如，提供待发射的数据到管芯2或接收从管芯2接收的数据的芯片上同步逻辑130(1)。类似地，物理接口140(2)的发射和接收数据寄存器耦合到管芯2的内部电路，例如，提供待发射的数据到管芯1或接收从管芯1接收的数据的芯片上同步逻辑130(2)。管芯1的发射数据寄存器组经由一组数据线耦合到管芯2的接收数据寄存器组，这一组数据线示出为管芯2数据输入数据线(Die 2 Data In data lines)(例如，用于从管芯1到管芯2传输数据的数据线)。管芯2的发射数据寄存器组经由另一组数据线耦合到管芯1的接收数据寄存器组，这另一组数据线示出为管芯1数据输入数据线(Die 1 Data In data lines)(例如，用于从管芯2到管芯1传输数据的数据线)。

在一些实施例中，互连电路实施时分多路复用(TDM)以便经由公用信道发射和接收两个或两个以上独立数据信号的交替数据(例如，多个数据信号的数据经由管芯2数据输入数据线和管芯1数据输入数据线发射和接收)。在下文中结合图3进一步论述本发明的TDM实施方案。并且，在本文中论述的实施例中，互连电路包括技术转换电路，例如，允许不同技术的管芯彼此通信的电平位移电路。因此，管芯1和管芯2关于彼此的管芯类型是不可知的。

管芯1还包括实施在物理接口140(1)上的源时钟块110。源时钟块110被配置成提供一个或多个时钟信号，包括同步源时钟信号(示出为源CLK)。在一些实施例中，一个或多个时钟信号还包括到管芯2的由星号表示的较快同步源时钟信号(示出为源CLK*)。源CLK*是具有为源CLK的频率的某一因子(例如，某一倍)的频率的时钟信号。在本文中论述的实施例中，源CLK*具有源CLK两倍快的频率，但也可以实施源CLK*的其它频率(例如，四倍快)。源时钟块110包括：时钟产生电路，用于产生一个或多个时钟信号，包括，源CLK和源CLK*；以及时钟分布网络，该时钟分布网络在管芯1上分布时钟信号，包括分布源CLK和源CLK*到互连件120。管芯2包括时钟对准块(下文进一步论述)，该时钟对准块包括时钟产生电路和时钟分布网络。管芯1还包括时钟对准控制电路，该时钟对准控制电路被配置成启用(例如，在锁定模式期间)或停用(例如，在解锁模式期间)管芯2上的时钟对准块。当启用时，管芯2上的时钟对准块被配置成(例如，利用延迟锁相环(DLL)、锁相环(PLL)等等)在管芯2上对准时钟信号以补偿引入到时钟信号中的任何延迟(例如，由遍历管芯1与管芯2之间的互连电路产生的延迟，从时钟产生电路产生的延迟，以及从时钟分布网络产生的延迟)。

管芯1包括在物理接口140(1)上实施的转换控制逻辑115并且管芯2包括在物理接口140(2)上实施的锁定控制逻辑125。在一些实施例中，转换控制逻辑115和锁定控制逻辑125至少部分实施为软件，该软件包括设计成用于由相应地实施在管芯1和管芯2上的处理器电路执行的一系列操作。在一些实施例中，转换控制逻辑115和锁定控制逻辑125至少部分实施为实施一系列操作的硬件。转换控制逻辑115被配置成操作硬件，例如，物理接口140(1)上的发射和接收数据寄存器，并且锁定控制逻辑125被配置成操作硬件，例如，物理接口140(2)上的发射和接收寄存器。

转换控制逻辑115和锁定控制逻辑125被配置成实施管芯1与管芯2之间的两种模式的同步数据通信：解锁模式和锁定模式。在解锁和锁定模式期间，在管芯1上利用源CLK操作物理接口140(1)上的发射和接收数据寄存器，同时利用产生在管芯2上的物理接口时钟信号(也被称作PHY CLK，下文结合图4进一步论述)以操作物理接口140(2)上的发射和接收数据寄存器。解锁模式假设源CLK和PHY CLK并未彼此相位对准(例如，PHY CLK的正时钟边沿以某一延迟在源CLK的正时钟边沿之后，例如，一个或多个纳秒)。在一些实施例中，解锁模式还假设源CLK和PHY CLK利用低时钟频率(例如，在0Hz到最多300Mhz的范围内的频率)。同样在解锁模式期间，在管芯2上利用源CLK的负边沿以确保避免维持时间问题(该问题可由于管芯2上的时钟插入延迟而出现)，如下文进一步论述。在解锁模式期间，数据在源CLK的正边沿上从管芯1驱动到管芯2，并且数据在(接收到的)源CLK的负边沿上锁存在管芯2上的接收寄存器中。数据在(接收到的)源CLK的正边沿上从管芯2驱动到管芯1，并且数据在源CLK的正边沿上锁存在管芯1的接收寄存器中。

锁定模式假设源CLK和PHY CLK利用典型的时钟频率(例如，在300Mhz到最多若干Ghz的范围内的频率)并且是彼此相位对准的(例如，PHY CLK的正时钟边沿与源CLK的正时钟边沿在+/-100皮秒内对准)。在锁定模式期间，数据在源CLK的正边沿上从管芯1驱动到管芯2，并且数据在与源CLK对准的(接收到的)源CLK的正边沿上锁存在管芯2上的接收寄存器中。数据继续在(接收到的)源CLK的正边沿上从管芯2驱动到管芯1，并且数据在源CLK的正边沿上锁存在管芯1的接收寄存器中。

通常在启动之后，转换控制逻辑115和锁定控制逻辑125在管芯1和管芯2上实施通信的解锁模式(例如，解锁模式是管芯1与管芯2之间的通信的默认启动模式)。转换控制逻辑115被配置成开始从解锁模式到锁定模式的转换过程，其中转换控制逻辑115和锁定控制逻辑125在转换过程期间彼此通信，方法是确证和清除包括停止请求信号、停止信号、停止确认信号、锁定请求信号和锁定信号的一组信号。在图1中示出了每个此类信号的组的方向。下文中结合图5进一步论述了从解锁模式到锁定模式的转换过程。在下文结合图2和3进一步论述在解锁模式和锁定模式期间物理接口140(2)的互连电路的操作。

图2示出实施在辅助半导体装置的物理接口上的互连电路200和锁定控制逻辑125的实施例，该辅助半导体装置例如管芯2 105(2)。在所示的实施例中，物理接口140(2)的互连电路200包括电平位移器205、时钟对准块210、触发器(FF)230、FF 235、多路复用器240、隔离电路245，以及物理接口时钟信号(PHY CLK)产生电路400。锁定控制逻辑125被配置成控制互连电路以在解锁模式或锁定模式中操作，如下文进一步论述。

在所示的实施例中，经由互连件120从主要半导体装置(例如，管芯1 105(1))接收的信号被路由到互连电路的电平位移器205。虽然为了简单起见示出了单个电平位移器205，但是电平位移器205表示多个电平位移器，一个电平位移器用于互连件120的每个信号。电平位移器205包括技术转换电路，该转换电路被配置成将从管芯(例如，管芯1)接收的信号调节成管芯2的内部电路所利用的电平。从管芯1接收的信号包括时钟信号，即源CLK。在所示的实施例中，电平位移器205将源CLK的经电平位移版本(示出为接收到的源CLK)作为输入时钟信号提供到时钟对准块210。从管芯1接收的信号还包括数据信号，其中电平位移器205将数据信号的经电平位移版本提供到FF 230。

在其它实施例中，电平位移器205并不包括于物理接口140(2)的互连电路中(例如，电平位移器可实际上包括于管芯1的物理接口140(1)的互连电路中，或电平位移器可能不存在于管芯1或管芯2上)。在此类实施例中，经由互连件120接收的数据信号和源CLK信号实际上相应地被路由到FF 230和时钟对准块210。

时钟对准块210包括时钟产生电路，该时钟产生电路利用所输入的接收到的源CLK信号来产生包括本地时钟信号CLK的一个或多个时钟信号。时钟对准块210还包括将多个时钟信号分布到管芯2上的同步元件的时钟分布网络。在解锁模式期间，时钟对准块210并不使管芯2上的CLK与管芯1上的源CLK相位对准，其中CLK的正边沿以某一总延迟(例如，若干纳秒)从源CLK的正边沿延迟。此类总延迟包括(但不限于)，由遍历管芯1和管芯2上的互连电路产生的互连延迟、由遍历电平位移器205产生的延迟，以及由管芯2上的时钟产生电路和时钟分布网络产生的时钟插入延迟。在锁定模式期间，时钟对准块210使管芯2上的CLK与管芯1上的源CLK相位对准，其中CLK的正边沿在某一最小范围的延迟内(例如，在100皮秒内)与源CLK的正边沿对准。包括于时钟对准块210中的电路的实例包括但不限于延迟锁相环(DLL)、锁相环(PLL)和被配置成产生可调节的周期性时钟信号的类似电路。

PHY CLK产生电路400接收CLK和解锁启用信号250。PHY CLK产生电路400被配置成在解锁模式和锁定模式期间基于CLK产生PHY CLK，如通过由锁定控制逻辑125产生的解锁启用信号250所指示的。在图2的实施例中，在锁定模式期间利用CLK的非反相版本作为PHY CLK，并且在解锁模式期间利用CLK的反相版本作为PHY CLK，其中在这两个模式期间PHY CLK的时钟频率基本上等于CLK的时钟频率。在另一个实施例中(例如，下文结合图3论述的)，PHY CLK具有为CLK的某一因子的时钟频率(例如，两倍快)。在两个所示出的实施例中，CLK(该CLK基于接收到的源CLK产生)在解锁模式期间具有低时钟频率(例如，小于300MHz)并且在锁定模式期间具有高频率(例如，等于或大于300MHz)。PHY CLK产生电路400将PHY CLK提供到FF230的时钟输入并且将CLK提供到FF 235的时钟输入。

电平位移器205将接收到的数据信号的数据输出到FF 230，该FF230继而将数据输出到FF 235。在图2的实施例中，FF 230在解锁模式期间在CLK的负边沿上锁存数据并且在锁定模式期间在CLK的正边沿上锁存数据。为了实现此触发方案，在解锁模式和锁定模式这两者中，FF 230通过PHY CLK计时并且被触发以在PHY CLK的正边沿上存储数据，其中在解锁模式期间PHY CLK的正边沿与CLK的负边沿对准，并且其中在锁定模式期间PHY CLK的正边沿与CLK的正边沿对准。在解锁模式和锁定模式这两者期间，FF 235在CLK的正边沿上锁存数据。如下文进一步论述，FF 235在解锁模式期间存储待同步到芯片上同步逻辑130(2)的数据。下文结合图4进一步论述了PHY CLK产生电路400。

接收到的数据信号的数据在触发PHY CLK的时钟边沿(例如，正边沿)之前必须在FF 230处保持稳定达某一最小时间量以满足FF 230的设置时间需要，并且在触发PHY CLK的时钟边沿之后必须也在FF 230处保持稳定达某一最小时间量以满足FF 230的保持时间需要。当设置和保持时间满足时，在PHY CLK的给定时钟周期期间(例如，在触发边沿间测量的周期)，FF 230成功地存储和输出由电平位移器205提供的数据。由于在管芯2上经历的时钟插入延迟(由于PHY CLK和CLK不与源CLK相位对准)，所以PHY CLK的正边沿失去与接收到的数据信号的数据的对准。为了做出补偿，在解锁模式期间FF 230利用CLK的负边沿(该负边沿相当于PHY CLK的正边沿)以增大接收到的数据信号的数据保持稳定的时间，以便满足FF 230的保持时间需要，这也在下文中结合图6和8论述。由于在锁定模式期间PHY CLK和CLK与源CLK相位对准并且具有保持基本上与接收到的数据信号的数据对准的正边沿，所以在锁定模式期间FF 230利用CLK的正边沿(该正边沿相当于PHY CLK的正边沿)以满足FF 230的保持时间需求。类似地，由FF 230输出的数据必须提供到FF 235以满足FF 235的设置和保持时间需要，以便在CLK的下一个时钟周期期间FF 235成功地存储和输出由FF 230提供的数据。由于FF 230利用CLK的负时钟周期且FF 235利用CLK的正时钟周期，因此确保了满足保持时间需求的数据和CLK的正边沿的重叠。

FF 230和FF 235的输出提供为到多路复用器240的输入。锁定控制逻辑125被配置成控制多路复用器240以在解锁模式或锁定模式中操作，例如，通过将解锁启用信号250提供到多路复用器240，如下文进一步描述。从多路复用器240输出的数据提供到隔离电路245，该隔离电路245被配置成当物理接口140(2)的互连电路从解锁模式转换到锁定模式时隔离多路复用器240的输出与目标内部电路(例如，芯片上同步逻辑130(2))，如下文结合图5进一步论述。隔离电路245受由锁定控制逻辑125提供的隔离启用信号255的控制。当隔离启用255被激活时，隔离电路245隔离多路复用器240的输出与管芯2的目标内部电路，例如，通过将某一预定数据信号(例如，逻辑低数据信号)作为接收数据260输出到目标内部电路。当清除隔离启用255时，在解锁模式和锁定模式这两者期间，隔离电路245将多路复用器240的输出作为接收数据260提供到目标内部电路。

参考图6中示出的实例波形图论述在解锁模式期间图2的互连电路的操作。在图6的顶部处示出管芯1源CLK 605的波形，其后是管芯2数据输入线610(例如，数据从管芯1传输到管芯2)、管芯2 CLK 615，以及管芯1数据输入线620的波形(例如，数据从管芯2传输到管芯1)的波形。应注意在解锁模式期间，管芯1上的接收寄存器在管芯1源CLK605的正边沿上锁存数据，例如，在时间点635处在管芯1数据输入线620上锁存数据。

在解锁模式期间，当源CLK 605被发射到管芯2、在管芯2处被接收为接收到的源CLK并且被用以产生CLK 615时，引入一定量的总延迟625。总延迟625包括但不限于：由遍历管芯1和管芯2上的互连电路的时钟信号产生的互连延迟、由遍历电平位移器205的时钟信号产生的延迟，以及由时钟对准块210的时钟产生电路和时钟分布网络产生的时钟插入延迟。并且在解锁模式期间，CLK 615和PHY CLK不与源CLK605相位对准。应注意CLK 615波形基本上相当于接收到的源CLK的波形。在解锁模式期间，CLK 615的反相版本在解锁模式期间被用作PHYCLK，并且CLK 615和PHY CLK没有与管芯1上的源CLK锁定(并且也没有与管芯2处的接收到的源CLK锁定)。因此，CLK 615和PHY CLK经历管芯2上的时钟插入延迟，这使得CLK 615和PHY CLK的正边沿失去与在管芯2处接收到的数据610的对准。如果FF 230在CLK 615的正边沿上被触发，那么CLK 615的时钟插入延迟将导致数据未能满足设置时间或是足够长时间有效以满足FF 230的所需的保持时间(例如，在CLK的正时钟边沿之后数据应该保持稳定的最小时间量)。

为了消除此问题，在解锁模式期间FF 230在CLK 615的负边沿(该负边沿相当于PHY CLK的正边沿)上被触发，增大了接收到的数据有效的时间量以满足FF 230的所需的设置和保持时间。在时间点630处FF 230锁存数据610(与在时间点640处在CLK 615的正边沿上锁存相反，在所示的实施例中，由于数据610转换成新的值这会引起数据610的损耗)。由于数据是在时间点630处“先前”锁存的(或者在时间点640处在CLK 615的正边沿之前锁存)，并且FF 230在单个PHY CLK周期(例如，在CLK 615的负边沿之间测量的等效周期)上存储数据，所以数据需要存储另外的时间以确保在时间点650处在CLK 615的下一个正边沿处可获得数据。图2中示出的实施例实施FF 235，该FF 235在解锁模式期间在CLK 615的正边沿上被触发以在开始于时间点640处的后一CLK周期上存储数据。当激活解锁启用信号250时(这指示实施解锁模式)，多路复用器240从FF 235中选择输出，其中数据可在CLK615的下一个正边沿上获得而无需PHY CLK(和CLK 615)与管芯1上的源CLK相位对准。

参考图7中示出的实例波形图论述在锁定模式期间图2的互连电路的操作。在图7的顶部处示出管芯1源CLK 705的波形，其后是管芯2数据输入线710(例如，数据从管芯1传输到管芯2)、管芯2 CLK 715，以及管芯1数据输入线720的波形(例如，数据从管芯2传输到管芯1)的波形。如上文所指出，当源CLK 705被发射到管芯2、在管芯2处作为接收到的源CLK被接收并且被用以产生CLK 715时，引入一定量的延迟。从管芯之间的传输引入的延迟以及时钟插入延迟通过时钟对准块210补偿，从而引起CLK 715与源CLK 705相位对准。

在锁定模式期间，利用CLK 715的非反相版本作为PHY CLK，导致PHY CLK也与源CLK 705相位对准。由于PHY CLK和CLK 715与源CLK 705相位对准，所以PHY CLK和CLK 715的正边沿基本上保持与数据710对准，这满足了FF 230的保持时间需求。应注意数据710还可以经历近似等于互连延迟的延迟(例如由遍历互连件120产生的延迟，该延迟还可包括由电平位移器205产生的延迟)，如下文结合图9所论述应注意在锁定模式期间，管芯1上的接收寄存器继续在管芯1源CLK 705的正边沿上锁存数据，例如，在时间点730处在管芯1数据输入线720上锁存数据。

在锁定模式期间FF 230在CLK 715的正边沿(该正边沿相当于作为CLK的非反相版本的PHY CLK的正边沿)上被触发并且在时间点725处锁存数据。由于数据在CLK 715的正边沿上被锁存并且FF 230在PHYCLK周期(例如，在CLK 715的正边沿之间测量的等效周期)上存储数据，所以数据可在时间点735处在CLK 715的下一个正边沿处获得，指示数据不必由FF 235再存储另一个CLK周期。当清除解锁启用信号250时(这指示实施锁定模式)，多路复用器240从FF 230(或连续FF的倒数第二个FF)中选择输出，其中数据可在CLK 715的正边沿上获得。

图3示出在辅助半导体装置的物理接口140(2)上实施的互连电路300和锁定控制逻辑125的另一实施例，该辅助半导体装置例如，管芯2105(2)。在所示的实施例中，物理接口140(2)的互连电路包括电平位移器205、时钟对准块210、时钟相位追踪器215、保持触发器(FF)220(1)到(2)、触发器235(1)到(2)、多路复用器240、隔离电路245(1)到(2)以及物理接口时钟信号(PHY CLK)产生电路400。每个保持FF 220包括多路复用器225和FF 230。锁定控制逻辑125被配置成控制互连电路以在解锁模式或锁定模式中操作，如下文进一步论述。

在所示的实施例中，管芯2实施时分多路复用(TDM)以经由公用信道依次发射和接收两个或两个以上独立数据信号的数据(例如，多个数据信号的数据经由管芯2数据输入数据线接收并且经由管芯1数据输入数据线发射)。源CLK的时钟周期被划分成多个部分，其中每个时钟周期部分与独立数据信号中的一个数据信号相关联。每个独立数据信号还与在物理接口140(2)的互连电路中实施的相应的保持FF 220相关联。当在与给定独立数据信号相关联的时钟周期部分期间接收到数据时，将数据存储在与给定独立数据信号相关联的保持FF 220中。在所示的实施例中，管芯2实施双重信号TDM，其中两个独立数据信号在交替的基础上被接收并且两个保持FF被实施成存储相关联的数据信号的数据。如本文所论述，保持FF 220(1)与第一独立数据信号相关联并且保持FF 220(2)与第二独立数据信号相关联，然而应注意术语“第一”和“第二”用于任意区分独立数据信号且不一定指示数据信号的时间或其它优先排序。下文进一步论述了保持FF 220(1)到(2)的操作。

在所示的实施例中，经由互连件120从主要半导体装置(例如，管芯1 105(1))接收的信号被路由到互连电路的电平位移器205。电平位移器205包括技术转换电路，该转换电路被配置成将从管芯(例如，管芯1)接收的信号调节成管芯2的内部电路所利用的电平。举例来说，接收到的信号处于某一标准信号电平，其中电平位移器205调节标准信号电平以匹配管芯2的内部电路所使用的较低或较高的信号电平。从管芯1接收的信号包括两个时钟信号，源CLK和源CLK*，其中源CLK*与源CLK相比具有较快频率(例如，两倍快)，指示源CLK的时钟周期被划分成的部分的数目(例如，两个)。在所示的实施例中，电平位移器205将两个时钟信号的经电平位移版本(示出为接收到的源CLK和接收到的源CLK*)作为输入时钟信号提供到时钟对准块210。从管芯1接收的信号还包括TDM数据信号，其中电平位移器205提供TDM数据信号的经电平位移版本到保持FF 220(1)和220(2)。

在其它实施例中，电平位移器205并不包括于物理接口140(2)的互连电路中(例如，电平位移器可实际上包括于管芯1的物理接口140(1)的互连电路中，或电平位移器可能不存在于管芯1或管芯2上)。在此类实施例中，经由互连件120接收的TDM数据信号和时钟信号实际上相应地被路由到FF 220(1)到(2)和时钟对准块210。

时钟对准块210包括时钟产生电路，该时钟产生电路利用两个输入时钟信号来产生一个或多个时钟信号，包括具有某一时钟频率(例如，源CLK的时钟频率)的时钟信号(示出为CLK)，以及具有为CLK的时钟频率的某一因子的时钟频率(例如，两倍快，或源CLK*的时钟频率)的另一时钟信号(示出为CLK*)。PHY CLK产生电路400实施在物理接口140(2)上并且被配置成利用CLK*以产生用于物理接口140(2)的时钟信号，被称作PHY CLK，该信号在下文中结合图4论述。时钟对准块210还包括将多个时钟信号分布到管芯2上的同步元件的时钟分布网络，包括将CLK和CLK*分布到时钟相位追踪器215。

锁定控制逻辑125被配置成控制时钟对准块210以在解锁模式或锁定模式中操作，例如通过提供解锁启用信号250到时钟对准块210，该解锁启用信号250指示当前工作模式。在解锁模式期间，时钟对准块210被配置成将接收到的源CLK和接收到的源CLK*相应地作为CLK和CLK*提供到时钟相位追踪器215(其中在解锁模式期间接收到的源CLK具有小于300MHz的低时钟频率)。在锁定模式期间，时钟对准块210被配置成相应地从接收到的源CLK和接收到的源CLK*产生CLK和CLK*，并且使管芯2上的CLK(其中在锁定模式期间CLK具有等于或大于300MHz的时钟频率)与管芯1上的源CLK相位对准，以及使管芯2上的CLK*与管芯1上的源CLK*相位对准。包括于时钟对准块210中的电路的实例包括但不限于延迟锁相环(DLL)、锁相环(PLL)和被配置成产生可调节的周期性时钟信号的类似电路。

PHY CLK产生电路400接收CLK*和解锁启用信号250。PHY CLK产生电路400被配置成在解锁模式和锁定模式期间基于CLK*产生PHYCLK，如解锁启用信号250所指示的。在两个模式期间PHY CLK的时钟频率基本上等于CLK*的时钟频率。PHY CLK被提供到物理接口140(2)的保持FF 220。在解锁模式期间，PHY CLK相当于物理接口140(2)上的CLK*的反相版本。在锁定模式期间，PHY CLK相当于CLK*的非反相版本。保持FF 220(1)和220(2)被配置成在解锁模式期间在CLK*的负边沿上锁存数据，并且在锁定模式期间在CLK*的正边沿上锁存数据，如下文进一步论述。为了实现此触发方案，在解锁模式和锁定模式这两者中，两个FF通过PHY CLK计时并且被触发以在PHY CLK的正边沿上存储数据，其中在解锁模式期间PHY CLK的正边沿与CLK的负边沿对准，并且其中在锁定模式期间PHY CLK的正边沿与CLK的正边沿对准。

在解锁模式期间，CLK*并不与管芯1上的源CLK*相位对准，其中CLK*是源CLK*的具有某一总延迟的延迟版本。此类总延迟类似地包括但不限于，由遍历管芯1和管芯2上的互连电路的时钟信号产生的互连延迟，由遍历电平位移器205的时钟信号产生的延迟，以及由时钟对准块210的时钟产生电路和时钟分布网络产生的时钟插入延迟。由于CLK*发生延迟，所以PHY CLK类似地以至少总延迟发生延迟(并且可以包括由引入在PHY CLK产生电路中的传播延迟产生的另外的延迟)。在锁定模式期间，CLK*与管芯1上的源CLK*相位对准，其中PHY CLK在某一最小范围内与CLK*相位对准。下文结合图4进一步描述了PHY CLK产生电路400。

时钟相位追踪器215被配置成输出一个或多个启用信号以用于在物理接口140(2)上实施的保持FF，其中在相应的时钟周期部分期间启用每个保持FF，在此期间接收到保持FF的相关联数据信号的数据。由于双重TDM在所示的实施例中实施(即，时钟周期被划分成两个部分)，所以保持FF 220(1)和保持FF 220(2)交替地通过时钟相位追踪器215启用。时钟相位追踪器215包括被配置成比较CLK和CLK*的相位且输出启用信号到保持FF 220(1)的电路。在时钟周期部分期间激活启用信号，在此期间接收到第一独立数据信号的数据，该启用信号使得保持FF 220(1)能够存储数据。将互补的启用信号提供到保持FF 220(2)，如通过耦合到时钟相位追踪器215的输出的反相器所示，该时钟相位追踪器215的输出提供到保持FF 220(2)。在时钟周期部分期间激活互补的启用信号，在此期间接收到第二独立数据信号的数据，该启用信号使得保持FF 220(2)能够存储数据。

保持FF 220(1)包括多路复用器225(1)和FF 230(1)。由时钟相位追踪器215输出的启用信号被用作多路复用器225(1)的启用信号E，其中由电平位移器205输出的TDM数据信号作为输入被提供到多路复用器225(1)。多路复用器225(1)的输出作为输入被提供到FF230(1)，该FF 230(1)由PHY CLK计时。FF 230(1)的输出作为反馈输入被提供到多路复用器225(1)。当激活启用信号E时(这指示接收到与保持FF 220(1)相关联的当前TDM数据)，多路复用器225(1)选择TDM数据信号输入。多路复用器225(1)将TDM数据信号作为输出提供到FF 230(1)。一旦时钟周期部分完成，时钟相位追踪器215就清除启用信号E，这使得多路复用器225(1)选择反馈输入。多路复用器225(1)类似地将反馈输入作为输出提供到FF 230(1)，从而满足设置和保持时间需要，使得FF 230(1)能够存储和输出当前TDM数据。以此方式，FF 230(1)继续存储和输出当前TDM数据直至多路复用器225(1)选择TDM数据信号输入。

TDM数据信号在PHY CLK的正时钟边沿之前必须保持稳定达某一最小时间量以满足FF 230(1)的设置时间需要，并且在PHY CLK的正时钟边沿之后还必须保持稳定达某一最小时间量以满足FF 230(1)的保持时间需要。当满足设置和保持时间时，FF 230(1)成功地存储和输出当前TDM数据。由于在管芯2上所经历的时钟插入延迟(由于PHYCLK和CLK*没有与源CLK相位对准)，所以PHY CLK的正边沿失去与TDM数据的对准。为了进行补偿，在解锁模式期间FF 230(1)利用CLK*的负边沿(该负边沿相当于PHY CLK的正边沿)以增大TDM数据保持稳定的时间以便满足FF 230(1)的保持时间需要，这还在下文中结合图8进行论述。因此，在解锁模式中，源CLK的频率限于近似管芯到管芯延迟的一半加上管芯2时钟插入延迟。由于在锁定模式期间PHY CLK和CLK*与源CLK相位对准并且具有保持基本上与接收到的数据信号的数据对准的正边沿，所以在锁定模式期间FF 230(1)利用CLK*的正边沿(该正边沿相当于PHY CLK的正边沿)以满足FF 230的保持时间需求。FF 230(1)的输出(该输出也是保持FF 220(1)的输出)被提供到FF 235(1)，该FF 235(1)由CLK计时。FF 230(1)继续在足够长的时间上输出数据以满足FF 235(1)的设置和保持时间需要。因此，在锁定模式中，源CLK的频率可以显著较快并且仅受到管芯到管芯延迟的限制。

FF 235(1)的输出被提供到隔离电路245(1)，该隔离电路245(1)被配置成当物理接口140(2)的互连电路从解锁模式转换到锁定模式时隔离FF 235(1)的输出与目标内部电路(例如，芯片上同步逻辑130(2))，如下文结合图5进一步论述。隔离电路245(1)受由锁定控制逻辑125提供的隔离启用信号255的控制。当隔离启用255被激活时，隔离电路245(1)隔离FF 235(1)的输出与管芯2的目标内部电路，例如，通过将某一预定数据信号(例如，逻辑低数据信号)作为接收数据(0)260输出到目标内部电路。当清除隔离启用255时，在解锁模式和锁定模式这两者期间，隔离电路245(1)将FF 235(1)的输出作为接收数据(0)260提供到目标内部电路。

保持FF 220(2)包括多路复用器225(2)和FF 230(2)。由保持FF 220(2)接收到的互补启用信号被用作多路复用器225(2)的启用信号E，其中由电平位移器205输出的TDM数据信号作为输入也被提供到多路复用器225(2)。多路复用器225(2)的输出作为输入被提供到FF 230(2)，该FF 230(2)也由PHY CLK计时。FF 230(2)的输出作为反馈输入被提供到多路复用器225(2)。保持FF 220(2)类似于保持FF 220(1)操作，如上文所述。当激活多路复用器225(2)的启用信号E时(这指示接收到与保持FF 220(2)相关联的当前TDM数据)，多路复用器225(2)选择TDM数据信号输入并且将TDM数据信号提供到FF 230(2)，类似地通过在解锁模式期间利用CLK*的负边沿且在锁定模式期间利用CLK*的正边沿来满足230(2)的设置和保持时间需要。FF 230(2)继续存储和输出当前TDM数据直至多路复用器225(2)选择TDM数据信号输入。

FF 230(2)的输出(该输出也是保持FF 220(2)的输出)被提供到多路复用器240。FF 230(2)的输出也被提供到FF 235(2)，该FF 235(2)由CLK计时。类似地，由FF 230(2)输出的数据必须提供到FF 235(2)以满足FF 235(2)的设置和保持时间需要，以便在CLK的下一个时钟周期期间FF 235成功地存储和输出由FF 230(2)提供的数据。由于FF 230(2)利用CLK*的负时钟周期且FF 235(2)利用CLK的正时钟周期，因此确保了满足保持时间需求的数据和CLK*的正边沿的重叠。

FF 235(2)的输出也被提供到多路复用器240。锁定控制逻辑125被配置成控制多路复用器240以在解锁模式或锁定模式中操作，例如，通过将解锁启用信号250提供到多路复用器240，如下文进一步论述。多路复用器240的输出提供到隔离电路245(2)，该隔离电路245(2)被配置成当物理接口140(2)的互连电路从解锁模式转换到锁定模式时隔离多路复用器240的输出与目标内部电路(例如，芯片上同步逻辑130(2))，如下文结合图5进一步论述。隔离电路245(2)受由锁定控制逻辑125提供的隔离启用信号255的控制。当隔离启用255被激活时，隔离电路245(2)隔离多路复用器240的输出与管芯2的目标内部电路，例如，通过将某一预定数据信号(例如，逻辑低数据信号)作为接收数据(1)265输出到目标内部电路。当清除隔离启用255时，在解锁模式和锁定模式这两者期间，隔离电路245(2)将多路复用器240的输出作为接收数据(1)265提供到目标内部电路。

参考图8中示出的实例波形图论述在解锁模式期间图3的互连电路的操作。由时钟对准块210输出的用于CLK和CLK*的波形在图8的顶部处示出，随后是用于PHY CLK、从互连件120接收的数据、用于多路复用器225(1)的启用信号、用于多路复用器225(2)的启用信号、由FF 230(1)存储的数据、由FF 230(2)存储的数据、由FF 235(1)存储的数据，以及由FF 235(2)存储的数据的波形。CLK*具有为CLK的时钟频率的某一因子的时钟频率(例如，四倍快)。在所示的实施例中，在解锁模式期间PHY CLK是CLK*的反相版本，其中PHY CLK的正边沿与CLK*的负边沿对准。应注意在解锁模式期间，管芯1上的接收寄存器在源CLK的正边沿上锁存数据。

由于TDM通信是在图3的实施例中实施的，所以从互连件120接收的数据包括多个TDM数据信号的交替的TDM数据。TDM数据在源CLK*的正边沿上交替(在图8中未示出)。源CLK、源CLK*和TDM数据在它们经由互连件120从管芯1传输到管芯2时经历相同量的延迟。一旦在管芯2处接收，就使用接收到的源CLK*、接收到的源CLK或这两种信号产生CLK和CLK*。在解锁模式期间，CLK和CLK*(以及从CLK*产生的PHY CLK)未与管芯1上的源CLK*锁定(并且也未与接收到的源CLK*锁定)且相应地经历管芯2上的时钟插入延迟。当着CLK和CLK*经历此类延迟时，CLK和CLK*的正边沿失去与TDM数据的对准。如果FF 230(1)和230(2)在CLK*的正边沿上被触发，那么CLK*的时钟插入延迟将导致TDM数据未能是足够长时间有效的以满足FF230(1)和230(2)的所需设置和保持时间(例如，在CLK的正时钟边沿之后数据应该保持稳定的最小时间量)。

为了消除此问题，在解锁模式期间FF 230(1)和230(2)在CLK*的负边沿(该负边沿相当于PHY CLK的正边沿)上被触发，增大了TDM数据有效的时间量以满足FF 230(1)和230(2)的所需的设置和保持时间。为了确保TDM数据信号的TDM数据同步地可用于目标内部电路，在解锁模式期间(以及在锁定模式期间)FF 235(1)和235(2)在CLK的正边沿上被触发。

在所示的实施例中，在时间点A之前在接收到的源CLK*的正边沿(未示出)处从互连件120接收data_0。然而，CLK、CLK*和PHY CLK经历时钟插入延迟805，并且直至时间点A，CLK、CLK*和PHY CLK的时钟周期才发生转换。由于data_0是与FF 230(1)相关联的TDM数据信号的一部分，所以在CLK的相关联的时钟周期部分期间(例如，从时间点A到时间点C)，时钟相位追踪器215输出用于多路复用器225(1)的激活的启用信号，从而触发多路复用器225(1)选择TDM数据输入。FF 230(1)在CLK*的负边沿(该负边沿相当于PHY CLK的正边沿)上被触发而非在CLK*的正边沿上触发(这可能导致违反设置和保持时间)，并且在时间点B处锁存data_0，此操作在时间点E处的CLK的下一个正边沿之前。这样做还确保了data_0有效足够长的时间以满足FF 230(1)的所需的设置和保持时间。由于data_0“先前”锁存在时间点B处，所以FF 230(1)存储数据达足够的正PHY CLK周期(例如，在正边沿之间)以在时间点E处到达CLK的下一个正边沿。在图3的实施例中，从时间点B到时间点F，FF 230(1)存储data_0达两个PHYCLK周期。

随后，在时间点C之前，在接收到的源CLK*的正边沿处(未示出)从互连件120接收data_1。由于data_1是与FF 230(2)相关联的TDM数据信号的一部分，所以在CLK的相关联的时钟周期部分期间(例如，从时间点C到时间点E)，时钟相位追踪器215输出激活的启用信号以用于多路复用器225(2)，从而触发多路复用器225(2)选择TDM数据输入。FF 230(2)也在CLK*的负边沿(该负边沿相当于PHY CLK的正边沿)上被触发而非在CLK*的正边沿上触发(这可能导致违反设置和保持时间)，并且在时间点D处在PHY CLK的下一个正边沿处锁存。在图3的实施例中，用于多路复用器225(1)和(2)的启用信号是互补的。为了简单起见，在时间点E之后，用于多路复用器225(1)和(2)的启用信号在图8中都被清除以便示出单个TDM数据传送。并且，由于TDM数据以交替的方式从互连件120中接收，所以(保持FF 220(1)和220(2)的)FF 230(1)和230(2)相应地存储TDM数据达相同数目的PHY CLK周期以维持TDM数据的同步性，但是该存储在CLK的正边沿之后的不同时间处开始。

在时间点E处在CLK的下一个正边沿处，FF 235(1)和FF 235(2)被触发以相应地存储data_0和data_1，其中data_0和data_1可在CLK的下一个正边沿上获得而无需要求PHY CLK(以及CLK和CLK*)与管芯1上的源CLK相位对准。FF 235(1)的输出被提供到隔离电路245(1)。当解锁启用信号250被激活时(这指示实施解锁模式)，多路复用器240从FF 235(2)选择输出并且将该输出提供到隔离电路245(2)。隔离电路245(1)将data_0作为接收数据(0)输出到目标内部电路，并且隔离电路245(2)将data_1作为接收数据(1)输出到目标内部电路。

参考图9中示出的实例波形图论述在锁定模式期间图3的互连电路的操作。在图9的顶部处示出通过时钟对准块210输出的用于CLK和CLK*的波形，随后是用于PHY CLK、从互连件120接收的数据、用于多路复用器225(1)的启用信号、用于多路复用器225(2)的启用信号、通过FF 230(1)存储的数据、通过FF 235(1)存储的数据以及通过FF 235(2)存储的数据的波形。CLK*具有为CLK的时钟频率某一因子的时钟频率(例如，两倍快)。在所示的实施例中，在锁定模式期间PHYCLK是CLK*的非反相版本，其中PHY CLK的正边沿与CLK*的正边沿对准。应注意在锁定模式期间，管芯1上的接收寄存器继续在源CLK的正边沿上锁存数据。

如上文所指出，源CLK、源CLK*和TDM数据在它们经由互连件120从管芯1传输到管芯2时经历相同量的延迟。一旦在管芯2处接收，就使用接收到的源CLK*、接收到的源CLK或这两种信号产生CLK和CLK*。在锁定模式期间，CLK和CLK*(以及从CLK*产生的PHY CLK)与管芯1上的源CLK*锁定在一起。随着继续从管芯1接收TDM数据，TDM数据经历近似等于互连延迟的延迟905(相比于与CLK*锁定在一起的源CLK*)(例如，由遍历互连件120产生的延迟，该延迟还可包括由电平位移器205产生的延迟)。

在所示的实施例中，由于延迟905，在时间点A处的时钟周期转换之后才从互连件120接收到data_0。由于data_0是与FF 230(1)相关联的TDM数据信号的一部分，所以在CLK的相关联的时钟周期部分期间(例如，从时间点A到时间点B)，时钟相位追踪器215输出用于多路复用器225(1)的激活的启用信号，从而触发多路复用器225(1)选择TDM数据输入。在锁定模式期间，FF 230(1)在PHY CLK的正边沿上被触发并且在时间点B处锁存data_0，时间点B是在时间点C处的CLK的下一个正边沿之前。这还确保了data_0有效足够长的时间以满足FF 230(1)的所需的设置和保持时间。由于data 0在时间点B处先前锁存，所以FF 230(1)存储数据达足够的正PHY CLK周期以在时间点C处到达CLK的下一个正边沿。在图3的实施例中，从时间点B开始，FF 230(1)存储data_0达两个PHY CLK周期。

同样由于延迟905，在时间点B之后从互连件120中接收Data_1。由于data_1是与FF 230(2)相关联的TDM数据信号的一部分，所以在CLK的相关联的时钟周期部分期间(例如，从时间点B到时间点C)，时钟相位追踪器215输出激活的启用信号以用于多路复用器225(2)，从而触发多路复用器225(2)选择TDM数据输入。FF 230(2)在PHYCLK的下一个正边沿上被触发并且在时间点C处锁存data_1，该时间点C与CLK的下一个正边沿一致。如上文所指出，FF 230(1)和230(2)相应地存储TDM数据达相同数目的PHY CLK周期以维持TDM数据的同步性，但是在CLK的正边沿之后的不同时间开始。并且，为了简单起见，在时间点C之后在图9中用于多路复用器225(1)和(2)的启用信号都被清除。

在时间点C处在CLK的下一个正边沿处，FF 235(1)和235(2)被触发以相应地存储data_0和data_1。FF 235(1)的输出被提供到隔离电路245(1)。当清除解锁启用信号250(这指示实施锁定模式)时，多路复用器240选择FF 230(2)的输出，这是因为在时间点C处在CLK的下一个正边沿处可在FF 230(2)中获得data_1。多路复用器240将输出提供到隔离电路245(2)。隔离电路245(1)将data_0作为接收数据(0)输出到目标内部电路，并且隔离电路245(2)将data_1作为接收数据(1)输出到目标内部电路。

图4示出在辅助半导体装置的物理接口140(2)上实施的实例时钟产生电路400，该辅助半导体装置例如管芯2 105(2)。时钟产生电路400具有两个输入。当在类似图2中示出的实施例中实施时，两个输入包括CLK(或由时钟对准块210提供的时钟信号)和解锁启用信号250。当在类似图3中示出的实施例中实施时，两个输入包括CLK*(或通过时钟对准块210提供的时钟信号)以及通过锁定控制逻辑125提供的解锁启用信号250，这在下文中进一步论述。

解锁启用250作为输入提供到反相器410，该反相器410输出反相解锁启用信号，该反相解锁启用信号继而作为输入提供到反相器415且作为输入提供到逻辑门430。来自块210的时钟信号作为输入提供到反相器420并且作为另外的输入提供到逻辑门430。在所示的实施例中，逻辑门430实施“与”逻辑功能，并且被配置成当两个输入都是逻辑高时输出逻辑高，例如，当来自块210的时钟信号为高且解锁启用250是逻辑低时。在锁定模式期间逻辑门430的输出相当于来自块210的时钟信号(即，当解锁启用是逻辑低时指示锁定模式)。

反相器415和反相器420的输出作为输入提供到逻辑门425。在所示的实施例中，逻辑门425实施“与”逻辑功能，并且被配置成当两个输入都是逻辑高时输出逻辑高，例如，当来自块210的时钟信号为低且解锁启用250是逻辑高时。在解锁模式期间逻辑门425的输出相当于来自块210的时钟信号的反相版本(即，当解锁启用是逻辑高时指示解锁模式)。

逻辑门425和430的输出作为输入提供到逻辑门435。在所示的实施例中，逻辑门435实施“或”逻辑功能，并且被配置成当任一输入是逻辑高时输出逻辑高。逻辑门435的输出是PHY CLK，该PHY CLK被提供到物理接口140(2)的FF 230。以此方式，当PHY CLK产生电路在类似图3中所示的实施例中实施时，在解锁模式期间PHY CLK相当于CLK*的反相版本，而在锁定模式期间PHY CLK相当于CLK*的非反相版本。类似地，当PHY CLK产生电路在类似图2中所示的实施例中实施时，在解锁模式期间PHY CLK相当于CLK的反相版本，而在锁定模式期间PHY CLK相当于CLK的非反相版本。

图5示出描绘通过转换控制逻辑115实施的过程的流程图，该转换控制逻辑115在主要半导体装置的物理接口140(1)上实施，该主要半导体装置例如管芯1 105(1)。在启动之后(例如，在SiP封装的重置之后)，管芯1和管芯2被配置成(例如，默认地)在解锁模式中执行同步通信，其中源CLK由管芯1上的PLL的振荡器、内部振荡器、外部振荡器等等产生。锁定控制逻辑125产生指示选择解锁工作模式的解锁启用信号250(例如，输出激活的解锁启用信号250)。源CLK在管芯1上相位对准，其中源CLK在相同时钟域中的所有逻辑中都同步。图5中的过程示出从解锁模式到锁定模式的实例转换过程。

图5中示出的过程在操作505处开始，其中转换控制逻辑115检测管芯1上的PLL是否被锁定，且补偿在源CLK在管芯1与管芯2之间行进时源CLK所经历的任何时钟延迟，以及管芯2上的源CLK所经历的时钟插入延迟。响应于PLL被锁定，过程继续到操作510，其中管芯1上的转换控制逻辑115通过确证停止请求信号而开始从解锁模式到锁定模式的转换。通过确证停止请求信号，转换控制逻辑115阻止管芯1发布新事务到管芯2，并且结束在管芯1的发射寄存器中的任何进行中的数据事务。

停止请求信号通过锁定控制逻辑125接收，并且向管芯2上的锁定控制逻辑125指示从解锁模式到锁定模式的转换通过转换控制逻辑115开始。响应于确证停止请求信号，锁定控制逻辑125阻止管芯2将新的数据事务发布到管芯1，并且结束管芯2的发射和接收寄存器中的任何正在进行的数据事务。通过确证停止信号，锁定控制逻辑125向管芯1指示与管芯1相关联的全部的管芯2的数据事务都已结束，在图5的操作515中该停止信号的接收由转换控制逻辑115检测。如果停止信号并未由转换控制逻辑115接收(或未检测到接收)，那么该过程返回到操作515以等待停止信号的接收。

响应于检测到接收到停止信号，该过程继续到操作520，在操作520中管芯1上的转换控制逻辑115确认停止信号，方法是确证通过锁定控制逻辑125接收的停止确认信号。一旦确证停止确认信号，转换控制逻辑115和锁定控制逻辑125就都在本地确证隔离启用信号以隔离本地接收寄存器中的任何无效数据与相应的管芯上的内部目标电路或忽视这些无效数据。举例来说，锁定控制逻辑125输出激活的隔离启用255以隔离管芯2的接收寄存器的输出(例如，FF 235)与管芯2的目标内部电路，该激活的隔离启用255控制隔离电路245以输出预定数据信号(例如，非确证信号或逻辑低数据信号)。在本文中操作510、515和520也可以被称作管芯1与管芯2之间(例如，在转换控制逻辑115与锁定控制逻辑125之间)的停止通信。在停止通信期间，管芯1和管芯2继续正常操作，然而它们暂时停止与彼此通信。

该过程继续到操作525，其中转换控制逻辑115将PLL的振荡器的时钟频率的斜升初始化到最小频率。在一些实施例中，时钟频率斜升到高于300MHz的最小频率。该过程继续到操作530，其中转换控制逻辑115检测时钟频率是否高于最小频率。如果时钟频率并不高于最小频率，那么该过程返回到操作530以等待时钟频率斜升到最小频率。

响应于检测到时钟频率高于最小频率，该过程继续到操作535，其中管芯1上的转换控制逻辑115确证通过锁定控制逻辑125接收到的锁定请求信号。锁定请求信号指示锁定控制逻辑125锁定到从管芯1接收的现在较快源CLK信号上。一旦管芯2的时钟锁定电路(例如，PLL、DLL等等)被锁定到源CLK信号上(并且已补偿由遍历互连电路、电平位移器的源CLK信号产生的延迟和管芯2上的时钟插入延迟)，锁定控制逻辑125就通过确证锁定信号而向管芯1指示管芯2被锁定，在图5的操作540中通过转换控制逻辑115检测到该锁定信号的接收。如果锁定信号并未由转换控制逻辑115接收(或未检测到接收)，那么该过程返回到操作540以等待锁定信号的接收。

响应于检测到接收到锁定信号，该过程继续到操作545，其中管芯1上的转换控制逻辑115清除停止请求信号。此时，管芯1和管芯2上的时钟被锁定并且没有数据事务在进行中。该过程继续到操作550，其中转换控制逻辑115清除停止确认信号。一旦停止确认信号被清除，转换控制逻辑115和锁定控制逻辑125就都在本地清除隔离启用信号，该隔离启用信号控制隔离电路(2)245以将FF 235的输出提供到目标内部电路。并且响应于清除停止确认信号，管芯1和管芯2都利用从管芯1接收到的现在较快的源CLK信号开始起始管芯1与管芯2之间的事务以用于在锁定模式中的同步通信。并且响应于清除停止确认信号，锁定控制逻辑125产生解锁启用信号250，该解锁启用信号250指示管芯2处于锁定工作模式(例如，输出清除的解锁启用信号250)。图5的过程随后结束，从而导致管芯1上的源CLK与管芯2上的接收到的源CLK相位对准。操作530、535、540、545、550和555可以在本文中被称作管芯1与管芯2之间(例如，在转换控制逻辑115与锁定控制逻辑125之间)的锁定通信。

现在应了解，已经提供用于在分区到两个装置上的同步逻辑之间的同步数据通信的实施例，即使是当常规的时钟同步组件不可操作时。在本发明的一个实施例中，提供一种半导体装置，该半导体装置包括实施在半导体装置的物理接口上的锁定控制逻辑，其中锁定控制逻辑被配置成产生模式控制信号，该模式控制信号指示半导体装置的解锁工作模式和锁定工作模式中的一个工作模式。该半导体装置还包括在物理接口上实施的互连电路，其中该互连电路包括时钟产生电路，该时钟产生电路耦合到互连件且被配置成接收本地时钟信号，该本地时钟信号基于经由互连件从主机半导体装置接收的源时钟信号在半导体装置上产生，并且基于本地时钟信号输出物理接口(PHY)时钟信号。在锁定工作模式期间PHY时钟信号包括本地时钟信号，并且在解锁工作模式期间PHY时钟信号包括本地时钟信号的反相版本。半导体装置还包括第一触发器(FF)，该第一触发器具有耦合到互连件的输入以从互连件接收数据、具有耦合到PHY时钟信号的时钟输入，并且被配置成在解锁工作模式和锁定工作模式期间在PHY时钟信号的正边沿处锁存数据。

上述实施例的一个方面假设互连电路进一步包括第二FF，该第二FF具有被配置成接收本地时钟信号的时钟输入、具有耦合第一FF的输出的输入以从第一FF接收数据，并且被配置成在解锁工作模式和锁定工作模式期间在本地时钟信号的正边沿上锁存数据。

上述实施例的另一方面假设互连电路进一步包括多路复用器，该多路复用器具有耦合到第一FF的输出的第一输入、具有耦合到第二FF的输出的第二输入，并且被配置成在锁定工作模式期间选择第一输入，且在解锁工作模式期间选择第二输入。

上述实施例的另一方面假设互连电路进一步包括隔离电路，该隔离电路具有耦合到多路复用器的输出的输入、具有耦合到半导体装置的内部电路的输出，并且被配置成在从解锁模式到锁定模式的转换过程期间隔离通过多路复用器选择的数据与内部电路。

上述实施例的另一方面假设互连电路进一步包括时钟对准块，该时钟对准块被配置成基于从互连件接收的源时钟信号产生本地时钟信号。在解锁工作模式期间本地时钟信号并不与源时钟信号对准，并且在锁定工作模式期间本地时钟信号与源时钟信号对准。

上述实施例的另一方面假设互连电路进一步包括耦合到互连件的电平位移器，该电平位移器具有耦合到第一FF的输入的输出，并且被配置成移位接收到的源时钟信号的电压电平和从互连件接收到的数据。

上述实施例的另一方面假设锁定控制逻辑进一步被配置成：响应于半导体装置的启动过程而产生指示解锁工作模式的模式控制信号；响应于从主机半导体装置接收到的停止确认信号而产生隔离控制信号；并且在停止确认信号被清除之后产生指示锁定工作模式的模式控制信号。

上述实施例的另一方面假设在锁定工作模式期间本地时钟信号包括等于或大于400Mhz的时钟频率，并且在解锁工作模式期间本地时钟信号包括低于400Mhz的时钟频率。

在本发明的另一个实施例中，提供一种半导体装置，该半导体装置包括实施在半导体装置的物理接口上的锁定控制逻辑，其中锁定控制逻辑被配置成产生模式控制信号，该模式控制信号指示半导体装置的解锁工作模式和锁定工作模式中的一个工作模式。该半导体装置还包括在物理接口上实施的互连电路，其中该互连电路包括时钟产生电路，该时钟产生电路耦合到互连件且被配置成接收第一本地时钟信号，该第一本地时钟信号基于经由互连件从主机半导体装置接收的第一源时钟信号在半导体装置上产生，并且基于第一本地时钟信号输出物理接口(PHY)时钟信号。在锁定工作模式期间PHY时钟信号包括第一本地时钟信号，并且在解锁工作模式期间PHY时钟信号包括第一本地时钟信号的反相版本。该半导体装置还包括：第一保持触发器(FF)，该第一保持触发器具有耦合到互连件的输入以接收与第一数据信号相关联的第一数据、具有耦合到PHY时钟信号的时钟输入，并且被配置成在PHY时钟信号的正边沿处锁存第一数据；以及第二保持FF，其具有耦合到互连件的输入以接收与第二数据信号相关联的第二数据、具有耦合到PHY时钟信号的时钟输入，并且被配置成在PHY时钟信号的正边沿处锁存第二数据。第一保持FF和第二保持FF被配置成在解锁工作模式和锁定工作模式期间在PHY时钟信号的顺序正边沿上相应地锁存第一数据和第二数据。

上述实施例的另一方面假设互连电路进一步包括第一FF，该第一FF具有耦合到第一保持FF的输出的输入以从第一保持FF接收第一数据、具有耦合到第二本地时钟信号的时钟输入，并且被配置成在第二本地时钟信号的正边沿上锁存第一数据。第二本地时钟信号基于经由互连件从主机半导体装置接收的第二源时钟信号在半导体装置上产生，并且第一本地时钟信号与第二本地时钟信号相比较快。互连电路进一步包括第二FF，该第二FF具有耦合到第二保持FF的输出的输入以从第二保持FF接收第二数据、具有耦合到第二本地时钟信号的时钟输入，并且被配置成在第二本地时钟信号的正边沿上锁存第二数据。

上述实施例的另一方面假设互连电路进一步包括多路复用器，该多路复用器具有耦合到第二FF保持的输出的第一输入、具有耦合到第二FF的输出的第二输入，并且多路复用器被配置成在锁定工作模式期间选择第一输入，并且在解锁工作模式期间选择第二输入。

上述实施例的另一方面假设互连电路进一步包括：第一隔离电路，该第一隔离电路具有耦合到第一FF的输出的输入、具有耦合到半导体装置的内部电路的输出，并且被配置成在从解锁模式到锁定模式的转换过程期间隔离第一数据与内部电路；以及第二隔离电路，该第二隔离电路具有耦合到多路复用器的输出的输入、具有耦合到半导体装置的内部电路的输出，并且被配置成在转换过程期间隔离通过多路复用器选择的数据与内部电路。

上述实施例的另一方面假设互连电路进一步包括时钟对准块，该时钟对准块被配置成基于从互连件接收的第一源时钟信号产生第一本地时钟信号。在解锁工作模式期间第一本地时钟信号并不与源时钟信号对准，并且在锁定工作模式期间第一本地时钟信号与源时钟信号对准。

上述实施例的另一方面假设互连电路进一步包括电平位移器，该电平位移器耦合到互连件、具有耦合到第一保持FF的输入且耦合和第二保持FF的输入的输出，并且被配置成移位第一源时钟信号的电压电平、第一数据以及从互连件接收的第二数据。

上述实施例的另一方面假设锁定控制逻辑进一步被配置成：响应于半导体装置的启动过程而产生指示解锁工作模式的模式控制信号；响应于从主机半导体装置接收到的停止确认信号而产生隔离控制信号；并且在停止确认信号被清除之后产生指示锁定工作模式的模式控制信号。

上述实施例的另一方面假设在锁定工作模式期间第一本地时钟信号包括等于或大于400Mhz的时钟频率，并且在解锁工作模式期间第一本地时钟信号包括低于400Mhz的时钟频率。

在本发明的另一个实施例中，提供一种方法，该方法包括：从主要半导体装置中接收源时钟信号，其中源时钟信号经由耦合主要半导体装置和辅助半导体装置的互连件通过辅助半导体装置接收；基于源时钟信号在辅助半导体装置上产生本地时钟信号；在辅助半导体装置上产生模式控制信号，其中模式控制信号指示辅助半导体装置的解锁工作模式和锁定工作模式中的一个工作模式；基于本地时钟信号产生物理接口(PHY)时钟信号，其中在锁定工作模式期间PHY时钟信号包括本地时钟信号，并且在解锁工作模式期间PHY时钟信号包括本地时钟信号的反相版本；以及锁存经由互连件从主要半导体装置接收的数据，其中在解锁工作模式和锁定工作模式期间在PHY时钟信号的正边沿处执行锁存。

上述实施例的另一方面假设该方法进一步包括锁存经由互连件从主要半导体装置接收到的第二数据，其中锁存第二数据在解锁工作模式和锁定工作模式期间在PHY时钟信号的顺序正边沿上执行。

上述实施例的另一方面假设该方法进一步包括响应于辅助半导体装置的启动过程而产生指示解锁工作模式的模式控制信号；以及响应于与主要半导体装置的停止通信而在辅助半导体装置上产生转换控制信号。响应于检测到主要半导体装置的锁相环电路被锁定，通过主要半导体装置启动停止通信，并且转换控制信号被配置成停止锁存数据。

上述实施例的另一方面假设该方法进一步包括响应于与主要半导体装置的锁定通信而产生指示锁定工作模式的模式控制信号。响应于主要半导体装置的振荡器达到最小时钟频率而通过主要半导体装置开始锁定通信，并且在锁定工作模式期间本地时钟信号与源时钟信号对准。

本文中所描述的电路可以在半导体基板上实施，所述半导体基板可以是任何半导体材料或材料的组合，例如砷化镓、锗化硅、绝缘体上硅(SOI)、硅、单晶硅等以及以上材料的组合。

如本文所使用，术语“总线”用于指代多个信号或导体，所述多个信号或导体可以用来传送一个或多个各种类型的信息，例如，数据、地址、控制或状态。如本文中所论述的导体可以参考单个导体、多个导体、单向导体或双向导体示出或描述。然而，不同实施例可以改变导体的实施方案。例如，可以使用单独的单向导体而不是双向导体，且反之亦然。另外，可以用以连续方式或以时分复用方式传送多个信号的单导体来代替多个导体。类似地，携载多个信号的单个导体可以被分出为携载这些信号的子集的各种不同导体。因此，存在用于传送信号的许多选项。

本文中在提及使信号、状态位或类似装置呈现为其逻辑真或逻辑假状态时分别使用术语“确证”或“设置”和“求反”(或“撤销确证”或“清除”)。如果逻辑真状态为逻辑电平1，那么逻辑假状态为逻辑电平0。并且如果逻辑真状态为逻辑电平0，那么逻辑假状态为逻辑电平1。

本文中描述的每个信号可以被设计成正或负逻辑，其中负逻辑可以通过信号名称上的杠指示。在负逻辑信号的情况下，信号为低电平有效，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号为高电平有效，其中逻辑真状态对应于逻辑电平1。应注意，本文中所描述的任何信号均可以设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，描述为正逻辑信号的那些信号可以实施为负逻辑信号，并且描述为负逻辑信号的那些信号可以实施为正逻辑信号。

本文中括号用于指示总线的导体或值的位位置。举例来说，“总线60[7：0]”或“总线60的导体[7：0]”指示总线60的八个低阶导体，并且“地址位[7：0]”或“地址[7：0]”指示地址值的八个低阶位。数字之前的符号“＄”指示该数字以其十六进制或十六进位制形式表示。数字之前的符号“％”指示该数字以其二进制或二进位制形式表示。

由于实施本发明的设备大部分由本领域的技术人员已知的电子组件和电路形成，因此为了理解和了解本发明的基本概念并且为了不混淆或偏离本发明的教示，将不会以比以上图示认为必要的任何更大程度阐述电路细节。

虽然本发明已相对于特定导电类型或电势的极性进行描述，但本领域的技术人员会了解到，可颠倒导电型或电势的极性。

此外，在说明书和权利要求书中的术语“正面”、“背面”、“顶部”、“底部”、“在……上”、“在……下”等等(如果存在的话)用于描述性目的且未必用于描述永久性相对位置。应理解，如此使用的术语在适当情况下可互换，使得本文中所描述的实施例(例如)能够相比本文中所说明或以其它方式描述的那些朝向以其它朝向进行操作。

如本文所使用，术语“基本”和“基本上”意味着足以采用实际方式实现陈述的目的，且轻微缺陷(如果存在的话)对于陈述目的并不显著。

虽然本文中参考特定实施例描述了本发明，但是在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。因此，说明书和图应视为示意性而不是限制性意义，并且预期所有这些修改都包括在本发明范围内。并不希望将本文中相对于特定实施例描述的任何优势、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元件。

此外，如本文中所使用，术语“一”被定义为一个或一个以上。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应解释为暗示由不定冠词“一”导入的另一权利要求要素将含有此引导的权利要求要素的任何特定权利要求限制为仅含有一个此要素的发明，甚至是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时。对于定冠词的使用也是如此。

除非另外说明，否则例如“第一”和“第二”等术语用于任意地区分此类术语所描述的元件。因此，这些术语未必意图指示此类元件的时间或其它优先级排序。