技术特征：
技术总结
本申请涉及用于同步在高速与低速时钟域之间的数据传送的集成电路、方法和接口电路。所公开的示例包含用于在快时钟域中的第一寄存器(110)与慢时钟域中的第二寄存器(140)之间传送数据的接口电路(100)，该接口电路包含：可重置同步器(150)，其用于提供与慢时钟信号(SLOW_CLK)同步的经同步起始信号(S2)以根据写请求信号(BUS_WR)来开始从第一寄存器(110)到第二寄存器(140)的写入；脉冲发生器电路(155)，其用于根据经同步起始信号(S2)来提供写启用脉冲信号(WR_EN)；写控制电路(144)，其用于根据写启用脉冲信号(WR_EN)来选择性地将第一寄存器(110)的输出端(112)连接到第二寄存器(140)的输入端(141)，以将数据从第一寄存器(110)写入到第二寄存器(140)；以及双重双稳态门(120)，其用于根据写请求信号(BUS_WR)来提供与快时钟信号(FAST_CLK)同步的重置信号(RESET)，以将任何先前未决的写请求清除并开始新的写操作。
技术研发人员：N·卡雷;R·苏瓦纳;G·A·诺斯;M·索尼
受保护的技术使用者：德克萨斯仪器股份有限公司
技术研发日：2017.12.21
技术公布日：2018.07.03