本发明涉及一种半导体装置、非接触电子装置及周期检测方法，且特别涉及一种与射频识别(Radio Frequency IDentifier，RFID)标签的脉冲间隔编码(Pulse Interval Encoding，PIE)解码部中的周期检测相关的半导体装置、非接触电子装置(RFID标签)及周期检测方法。
背景技术：
RFID标签(RFID芯片)例如用于通过无线来对人或物进行识别、管理。通常在RFID标签中分配有唯一的编号，可通过无线通信而从被称为读写器(reader/writer)的装置中读出所述唯一的编号。由于在读写器侧使RFID标签的唯一的编号与实物产生对应，因此通常RFID标签本身不具有复杂的功能。
关于如上所述的RFID标签的方式，存在若干种类，最近，由于通信距离长等理由，对于900MHz频带的关注正在提高。与900MHz频带的RFID标签相关的各种规格被指定作为标准，例如被称为“EPC第1类第2代的全球产品电子代码(EPC Global Classl Generation2)(简称为EPC C1G2或EPC Gen2)”的标准已广为人知。另一方面，RFID标签虽然如所述那样功能相对简单，但由于用作例如条形码的代替品，因此需要非常便宜。另外，RFID标签通常由从读写器发出的电波中接收电力来进行操作的被动型构成，因此也需要低消耗电流。
作为以消耗电流减少为目的的RFID标签的一例，已知有日本专利特开2008-287387号公报(专利文献1)中所揭示的非接触电子装置。专利文献1中所揭示的非接触电子装置设置有可与频率设定信号TR_OSC1的值成比例地设定参考时钟CLK的振荡频率的电路，当接收从读写器发送的规定通信速度的信号(TRcal)时，以例如TR_OSC1值为X的参考时钟CLK来计算所述TRcal的1个周期，而获得TRcal计数器值作为计数结果。而且，使用所述TRcal计数器值与X，对欲使TRcal计数器值变成事先决定的设定值Y时的TR_OSC1值进行换算，并使用反映所述换算值的CLK向读写器进行回复。
在专利文献1中，采用如所述那样使CLK的振荡频率对应于通信速度可变的方式，因此通信速度的精度由CLK的频率设定精度来决定，可使用比先前低的频率的CLK。
然而，在被动型RFID标签中消耗电流与通信距离成反比例，因此存在消耗电流越低，通信距离等的特性变得越优异的可能性。另一方面，由于在被动型RFID标签的接收操作时，需要最大操作频率的是PIE解码部，因此在RFID标签的逻辑电路内，通常PIE解码部的消耗电流变得最大。即，可认为削减PIE解码部的消耗电流十分有助于改善被动型RFID标签的特性。
构成PIE解码部的电路之中，检测经由天线输入的数据信号的周期的周期检测电路通常直接使用最大频率的时钟，可认为在被动型RFID标签的特性改善方面，削减所述周期检测电路的消耗电流是有效的方法。
图6(a)表示现有技术的周期检测电路80。如图6(a)所示，周期检测电路80包含边缘检测部82及计数器84。如图6(a)、图6(b)所示，向边缘检测部82中输入Data(数据)信号与Clock(时钟)信号，并检测所输入的Data信号的上升，如图6(b)所示每次检测都产生Enable信号(上升检测信号)。
计数器84是以Clock信号的个数来计算Data信号的周期的周期测定电路，通过某个Enable信号而得到初始化，并计算至下一个Enable信号为止的Clock信号的个数。在图6(b)中，在时刻t1处检测到Data信号的上升，由此产生Enable信号(脉冲)，在Enable脉冲的下降的时刻t2处从计数器84开始输出(Counter out)，即开始计数操作。若在时刻t3处Data信号再次上升，则Enable脉冲被输出，在所述Enable脉冲的下降的时刻t4处计数得到重置。在图6(b)中，在Data信号的1个周期之间计数到N个Clock信号，因此若将Clock信号的周期设为Tc(秒)，则Data信号的周期可作为N×Tc(秒)来求出。
但是，周期检测电路80的电路的构成简易，由于使用频率高的Clock信号测定周期，因此就削减消耗电流这一观点而言存在一定的极限。即，只要使用如图6(a)所示的现有技术的周期检测电路80，则无法期待消耗电流的大幅度削减。
关于此点，专利文献1中所揭示的非接触电子装置虽然是根据时钟的计数值来调整频率，但其是调整发送信号的频率，如周期检测电路80那样并非调整PIE解码中的频率。
技术实现要素：
本发明的半导体装置包括：边缘检测部，检测经由电波接收的数据信号的上升及下降的任一者的边缘；计数部，计算邻接的所述边缘的区间中的对应于所述数据信号而将事先决定频率的参考时钟信号的频率变成1/N(N为2以上的整数)的N分频时钟信号的个数；分数计数部，计数对应于所述边缘与所述N分频时钟信号的相位差所决定的所述N分频时钟信号的分数；以及第1相加部，使由所述计数部所得的计数值的N倍值与所述分数相加，并作为所述数据信号的周期输出。
本发明的非接触电子装置包括：所述半导体装置与接收包含所述数据信号的所述电波的天线。
本发明的周期检测方法通过边缘检测部来检测经由电波接收的数据信号的上升及下降的任一者的边缘，通过计数部来计算邻接的所述边缘的区间中对应于所述数据信号而将事先决定频率的参考时钟信号的频率变成1/N(N为2以上的整数)的N分频时钟信号的个数，通过分数计数部来计数对应于所述边缘与所述N分频时钟信号的相位差所决定的所述N分频时钟信号的分数，通过相加部来使由所述计数部所得的计数值的N倍值与所述分数相加并检测所述数据信号的周期。
附图说明
图1是表示实施例的标签的构成的一例的方块图。
图2是表示第1实施例的周期检测电路的构成的一例的电路图。
图3是表示第1实施例的周期检测电路的操作的时序图。
图4(a)、图4(b)、图4(c)是表示第2实施例的周期检测电路的构成的一例的电路图。
图5是表示第2实施例的周期检测电路的操作的时序图。
图6(a)是现有技术的周期检测电路的方块图，图6(b)是表示现有技术的周期检测电路的操作的时序图。
符号的说明
10、10A：周期检测电路
12：边缘检测部
14：计数器/计数部
16、18、20：触发器/分数计数部
22：加1部/分数计数部
24：相加部/分数计数部
26：乘2部
28：相加部/第1相加部
30：逆变器/分数计数部
40：脉冲生成部
42：计数器
44、46、48、50、52、54、56、58、60：触发器
62：解码器(add1)
64：解码器(add2)
66：乘4部
68、70：相加部
72：逆变器
74：AND电路
80：周期检测电路
82：边缘检测部
84：计数器
100：标签
102：调制解调电路(ASK)
104：整流电路(RCT)
106：时钟电路(RC)
108：逻辑电路(LOG)
110：天线
clk_pn：信号/脉冲
clk_pn_pre、Clock、Counter、Counter out、Counter_pre、data_r、div4_d、Div4_Clock、Enable、Enable_O、Expect、pn、pn[0]、pn[1]、pn[1∶0]、pn_add、pn_d、pn_d[0]、pn_d[1]、pn_d[1∶0]、pn_pre、pn_pre[0]、pn_pre[1]、pn_sel[0]、pn_sel[1]、pn_sel[1∶0]：信号
Data：数据信号/信号
Div2_Clock：N分频时钟信号/信号
F1、F2：分数
t1、t2、t3、t4、t5、t6：时刻
具体实施方式
本发明是为了解决所述问题而成者，其提供一种使用可有效率地削减消耗电流的新的方式的周期检测电路的半导体装置、非接触电子装置及周期检测方法。
根据本发明，可提供一种使用可有效率地削减消耗电流的新方式的周期检测电路的半导体装置、非接触电子装置及周期检测方法。
以下，参照附图对用以实施本发明的例子进行详细说明。
[第1实施例]
参照图1，对本实施例的被动型(passive type)的RFID标签(以下，“标签”)100的构成的一例进行说明。如图1所示，标签100包含调制解调电路(ASK)102、整流电路(RCT)104、时钟电路(RC)106及逻辑电路(LOG)108来构成。作为一例，标签100由半导体集成电路的芯片构成，天线110与所述芯片的外部连接。
天线110接收来自读写器的电波，并向读写器发送电波。调制解调电路102对经由天线110而从读写器接收的数据进行解调，且对从标签100向读写器发送的数据进行调制。整流电路104从由天线110所接收的电波中抽出电力，并向标签100的内部电路供给。时钟电路106包含RC振荡器，若从整流电路104接受电力的供给，则生成规定的频率的时钟，并向逻辑电路108供给。从所述时钟电路106输出的时钟信号成为变成标签100内所使用的时钟信号的参考的时钟信号(后述的Clock信号)。逻辑电路108进行标签100中的通信速度的控制、各种信息的处理等。
继而，参照图2及图3对本实施例的周期检测电路10进行说明。周期检测电路10包含在调制解调电路102的内部，对由天线110所接收的数据信号(Data)的周期进行检测。如图2所示，周期检测电路10包含边缘检测部12、计数器14、触发器(FF)16、18、20、加1部22、相加部24、乘2部26、相加部28及逆变器30来构成。
向边缘检测部12中输入Data(数据)信号与Div2_Clock(2分频时钟)信号，边缘检测部12检测所输入的Data信号的上升，且如图3所示每次检测都产生Enable信号(上升检测信号)。再者，在本实施例中，例示边缘检测部检测上升的例子来进行说明，但并不限定于此，也可以设为检测下降的例子。计数器14是以Div2_Clock信号的个数来计算Data信号的周期的周期测定电路，通过某个Enable信号而得到初始化，并计算至下一个Enable信号为止的Div2_Clock信号的个数。此处，如图3所示，Div2_Clock信号是作为参考时钟信号的Clock信号通过未图示的分频器而分频成1/2频率所得的时钟信号。再者，图3中所示的Enable_O信号与Expect信号是与图2的电路不直接相关的信号，Enable_O信号表示通过Clock信号而产生时的Enable信号，Expect信号表示Data信号的1个周期中的Clock信号的计数值。
在本实施例的周期检测电路10中，为了削减消耗电流，使用于周期的检测的时钟的频率下降至参考时钟信号的1/2(使周期变成2倍)。而且，在由Enable信号的区间所表示的Data信号的1个周期内，通过计数器14来对包含几个Div2_Clock信号进行计数，使所获得的计数值变成2倍并换算成作为参考时钟信号的Clock信号的个数。此时，由于Div2_Clock信号与Clock信号的频率不一致，因此除实际的Div2_Clock信号的个数以外，必须考虑分数，必须另外对所述分数进行运算并与实际的个数相加。
即，在Div2_Clock的计数的开始时间点，根据Data信号(Enable信号)的上升时序是Div2_Clock信号的高水平(以下，“H”)的时序，还是低水平(以下，“L”)的时序而有不同的分数。即，根据Data信号与Div2_Clock的相位差而有不同的分数。所述情况在Div2_Clock的计数的结束时间点也一样。因此，为了将Div2_Clock信号的计数值换算成Clock信号的计数值，必须进行以下的(式1)所示的运算。
N＝Nn+F1+F2···(式1)
其中，N为Clock信号的计数值，Nn为Div2_Clock信号的实际计数值，孔为Data信号的某一次上升(以下，“第1次的上升”)的时序中的分数(第1分数)，F2为Data信号的下一次上升(以下，“第2次的上升”)的时序中的分数(第2分数)。
表1表示Data信号的第1次的上升的时序与Div2_Clock信号的H或L一致的情况及第2次的上升的时序与Div2_Clock信号的H或L一致的情况的分数。根据表1可知，加入Div2_Clock信号的实际的计数值中的分数的合计值有可能为1、2、3。
表1
如图2所示，Div2_Clock信号通过触发器16而在Data信号的时序取出，并变成pn_pre信号(图3时刻t1)。pn_pre信号进而通过触发器18而在Enable信号的时序被识别，并变成pn信号(图3时刻t2)。pn信号进而通过触发器20而在Enable信号的时序被识别，并变成pn_d信号。pn_d信号是先前所输入的pn信号移位而成者。即，通过触发器18与触发器20来构成移位寄存器(shift register)。
此时，pn_d信号成为表示Data信号的第1次的上升的时序中的分数F1的值(1位)，pn信号成为表示Data信号的第2次的上升中的分数F2的值。但是，由于pn信号是1位显示(Div2_Clock信号的H时为1，L时为0)，因此通过逆变器30反转后，通过加1部22来加上1，而转换成2位显示(Div2_Clock信号的H时为1，L时为2，参照表1)。在相加部24中使所述经转换的值与pn_d信号相加，由此算出分数的合计值(F1+F2)，并生成表示所述算出结果的pn_add信号。
如图3所示，在Enable信号的下降的时序(时刻t3)，开始利用计数器14的计数。在Data信号的下一次的上升的时序(时刻t4)，pn信号及pn_d信号的逻辑反转，产生Enable信号(时刻t5)，在Enable信号的下降(时刻t6)时结束利用计数器14的计数。此时，在图3所示的例中，作为计数器14的输出的Counter_pre信号从0计数至4。另一方面，作为一例，pn_add信号在Data信号的第1次的上升时间点变成F1＝1，在Data信号的第2次的上升时间点变成(F1+F2)＝3(即，F2＝2)。
其结果，至时刻t5为止，在作为由计数器14所得的计数值的Counter pre的信号通过乘2部26而变成2倍的信号中加上F1的1，Counter out信号以1、3、5、7进行推移。另一方面，在时刻t5处加上Data信号的第2次的上升的时序中的分数F2＝2，而变成(F1+F2)＝3，因此Counter out信号变成11(4×2+3)。所述结果与作为以Clock信号进行计数时的结果的Expect信号的结果11一致，可知本实施例的周期检测电路10正确地进行操作。
如以上所详述那样，根据本实施例的周期检测电路10，使用作为参考的时钟信号的Clock信号的1/2频率的时钟信号即Div2_Clock信号来构成新的方式的周期检测电路，因此可有效率地削减标签的消耗电流。此时，计数器的精度与上述现有技术的周期检测电路80相同。再者，根据利用模拟的比较，获得与周期检测电路80相比，周期检测电路10有30％～40％的消耗电流削减的效果这一结果。
[第2实施例]
参照图4(a)、图4(b)、图4(c)及图5对本实施例的周期检测电路10A进行说明。本实施例是相对于所述实施例的周期检测电路10，进而导入将作为参考时钟信号的Clock信号进行4分频而成的Div4_Clock信号，进一步提升精度，并谋求消耗电流的进一步的削减的例子。再者，图5中所示的Enable_O信号与Expect信号是与图4(a)的电路不直接相关的信号，Enable_O信号表示通过Clock信号而产生时的Enable信号，Expect信号表示Data信号的1个周期中的Clock信号的计数值。
如图4(a)所示，周期检测电路10A包含脉冲生成部40、计数器42、触发器44、46、48、50、52、54、56、58、60、解码器62(add1)、解码器64(add2)、乘4部66、相加部68、70、逆变器72及AND电路74来构成。周期检测电路10A通过Div4_Clock信号来计算Data信号的1个周期。此时，进行分数F1、F2的运算，依据(式1)与由计数器42所得的计数值相加。
如图4(a)及图5所示，脉冲生成部40以Div2_Clock信号为参考，从Data信号中生成clk_pn_pre信号与data_r信号。data_r信号与Div4_Clock信号一同被输入计数器42，计算Data信号1个周期的Div4_Clock信号的个数。Div4_Clock通过触发器44，在通过逆变器72反转的Div2_Clock信号的时序被识别，并变成Div4_Clock信号的相位延迟了1/4周期的div4_d信号(延迟4分频时钟信号)。
Div4_Clock信号通过触发器46而在Data信号的时序被识别，并生成pn_pre[1]信号，div4_d信号通过触发器48而在Data信号的时序被识别，并生成pn_pre[0]信号。另一方面，clk_pn_pre信号在AND电路74中通过Div2_Clock来打出而生成clk_pn信号。
pn_pre[1]信号通过触发器50而在clk_pn信号的时序被识别，并生成pn[1]信号，pn_pre[0]信号通过触发器52而在clk_pn信号的时序被识别，并生成pn[0]信号。另一方面，Div4_Clock信号通过触发器54而在clk_pn信号的时序被识别，并生成pn_sel[0]信号。
pn[1]信号、pn[0]信号(有时将两者一并表述成pn[1∶0])，及pn_sel[0]信号被输入至解码器62中。pn[1∶0]信号及pn_sel[0]信号是用以算出Data信号的第2次的上升的时序中的分数F2的信号(第2值的组合)。即，分数F2根据这些信号的相位差关系而变化，这些信号通过解码器62来解码并生成分数F2。图4(b)表示解码器62的解码规则。如图4(b)所示，解码器62的输出可采用0.5为增量而从0至4，因此解码器62的输出被设为3位。
进而，pn[1]信号通过触发器56而在clk_pn信号的时序被识别，并生成pn_d[1]信号，pn[0]信号通过触发器58而在clk_pn信号的时序被识别，并生成pn_d[0]信号，pn_sel[0]信号通过触发器60而在clk_pn信号的时序被识别，并生成pn_sel[1]信号。以下，有时将pn_d[1]信号与pn_d[0]信号一并称为pn_d[1∶0]信号，有时将pn_sel[0]信号与pn_sel[1]信号一并称为pn_sel[1∶0]信号(选择信号)。pn_d[1∶0]信号及pn_sel[1]信号分别为使pn[1∶0]信号及pn_sel[0]信号移位而成者。即，由触发器50、52、54的组合与触发器56、58、60的组合构成移位寄存器。
pn_d[1∶0]信号及pn_sel[1]信号是用以算出Data信号的第1次的上升的时序中的分数F1的信号(第1值的组合)。即，分数F1根据这些信号的相位差关系而变化，这些信号通过解码器64来解码并生成分数F1。图4(c)表示解码器64的解码规则。如图4(c)所示，解码器64的输出可采用0.5为增量而从0至4，因此解码器64的输出被设为3位。
如图5所示，在本例中，在时刻t1处Data信号上升。与所述Data信号的上升同步，在时刻t2处产生clk_pn脉冲，并生成pn[1∶0]信号。在本例中表示pn[1∶0]＝b11(二进制数11)的例子。若在时刻t3处Data信号再次上升，则在时刻t4处产生clk_pn脉冲，pn[1∶0]的值移位成pn_d[1∶0]，pn[1∶0]的值重新变成b00。
此时，在本例中，pn_sel[1∶0]的值为pn_sel[1∶0]＝b01，因此在图4(b)中，参照pn_sel[0]＝1，pn[1∶0]＝00一行，解码器62的解码值变成add1＝1.5，即F2＝1.5。另一方面，在图4(c)中，参照pn_sel[1]＝0，pn_d[1∶0]＝11一行，解码器64的解码值变成add2＝0.5，即F1＝0.5。
解码器62的解码值与解码器64的解码值在相加部68中相加而变成pn_add信号，如图5所示，在本例中，pn_add信号的值变成2(＝F1+F2＝0.5+1.5)。
另一方面，通过计数器42来计算从Data信号的上升至下一次的上升为止的实际的Div4_Clock信号的个数((式1)中的Nn)，并生成图5中所示的Counter信号。在本例中，计数到0、1、2且至2为止，即，(式1)中的Nn变成Nn＝2。Counter信号在乘4部66中转换成4倍的值后，通过相加部70与所述pn_add信号相加而生成Counter out信号。在本例中，Counter out的值变成10(＝2×4+2)。如图5所示，所述值与由通过作为参考时钟信号的Clock信号来计算Data信号的1个周期的Expect信号所得的计数值10一致。
如以上所详述那样，根据本实施例的周期检测电路10A，使用作为参考时钟信号的Clock信号的1/4频率的时钟信号即Div4_Clock信号来构成新的方式的周期检测电路，因此可更有效率地削减标签的消耗电流。此时，如上所述，计数器的精度与现有技术的周期检测电路80相同。再者，根据利用模拟的比较，获得与周期检测电路80相比，周期检测电路10A有50％的消耗电流削减的效果这一结果。