专利名称：图形处理方法与装置的制作方法
技术领域：
本发明涉及一种图形处理方法及采用该方法的装置。具体地说，其涉及一种显示动态图像(动画)的装置。
常规的图形处理单元具有一个含有一组表示了一个动态图像的图形格式(或字符图形)的图形ROM。由于该动态图像包括一组图形格式，图形ROM一个接一个地输出一系列图形格式。因此，CPU便将图形ROM的一组地址值一个接一个地设置到图形处理单元。换句话说，CPU必须频繁地访问图形处理单元。这使得CPU的处理性能被降低。
因此本发明的一个目的是提供一种能够显示动态图像的改进型图形处理单元。
本发明的另一个目的是提供一种由一个CPU操作以显示动态图像的图形处理单元，其中该装置被CPU访问的次数被大大地减少。
根据本发明的一个方面，其提供了一种图形处理装置，其包括一个用于存储一个用于每个图形格式的等于动态图像的数目的值的寄存器；一个用于存储图形ROM单元所存储的图形格式的地址与该图形ROM单元所存储的动态图像的地址之间的差值或逻辑计算值的寄存器；一个用于存储一个控制动态图像(帧)的馈送速度的WAIT值的寄存器；及一个用于计算这些值和先前所用地址的计算器。
根据本发明的另一个方面，CPU将一个用于每个图形格式的等于动态图像的数目的值，及图形ROM单元所存储的图形格式的地址与该图形ROM单元所存储的对应动态图像的地址之间的差值或逻辑计算值预先设置并存储在该图形处理装置中的寄存器中。如果所存储的动态图像的数目为0，则图形处理装置不显示动态图像。如果非0，则利用与作为一个地址存储于寄存器中的动态图像的数目相等的值，将图形ROM单元中所存储的差值或逻辑计算值或其它相关联系取出。利用图形ROM单元中一个对应于将被显示的图形格式的地址对该差值或逻辑计算值进行一个给定计算。于是，该地址变为对应于将被显示的动态图像的图形ROM单元的地址。此外，根据WAIT值减少动态图像的数目。在本发明中，通过为图形ROM单元设置一个基本地址，或重复上述操作直到所存储的动态图像数变为0，动态图像将被连续地显示，而与此同时减少了CPU为图形ROM单元设置地址所需的次数。
本发明的其它特性及优点将从接下来结合附图的详细说明中变得更加显而易见，其中
图1所示为常规方法的流程图；图2所示为一种常规电路结构图；图3所示为参数RAM单元中的数据配置的一个示例；图4所示为将被显示的多个帧；图5所示为常规电路及第一实施例的图形ROM单元中的数据配置的一个示例；图6所示为参数集合的一个常规示例；图7所示为第一及第二实施例的方法的流程图；图8所示为第一实施例的电路结构图；图9所示为第一及第二实施例的参数RAM单元的一种数据配置；图10所示为第一实施例的一个更新寄存器的一种数据配置；图11所示为第一实施例的参数集合的一个示例；图12所示为第二实施例的电路结构图；图13所示为第二实施例和第三实施例的更新寄存器的数据配置的一个示例；图14所示为第二实施例的图形ROM单元的数据配置的一个示例；图15所示为第二实施例的参数集合的一个示例；图16所示为第三实施例的方法的流程图；图17所示为第三实施例的电路结构图；图18所示为第三实施例的WAIT控制单元的结构图；图19所示为第三实施例的参数RAM单元的数据配置；图20所示为将被显示的多个帧；图21所示为第三实施例的图形ROM单元的数据配置；及图22所示为第三实施例的参数集合的一个示例。
接下来将参照图1到3所示的流程图，电路结构及参数RAM单元的数据配置对常规技术进行说明。
为了显示一个图形格式，将进行图1所示流程图中的处理。具体地说，在步骤ST1中，显示图形格式所需的数据和参数被存储于一个图形处理单元(图2中的B2)中。步骤ST2及ST6中，所得的图形格式将通过一个水平同步信号被同步地显示。
参照图2,CPU B1产生图形处理单元B2所需的参数信号(一个I/F信号S3)以显示一个图形格式。一个数据I/F单元B4从CPU B1接收该I/F信号，如果信号S3所包含的地址信息表明存在将被写入参数RAM单元B7中的数据，则其输出一个参数RAM写信号S5。否则，如果该地址信息表明将被写入一个FIFO单元B9的一个信号存在，则一个FIFO单元写信号将被输出。值得注意的是各种参数信号应在所显示图像没有因写操作而劣化的时段，例如水平同步信号的消隐时段中，被写入。
参数RAM单元B7具有图3所示的结构。其中，对一个图形格式，其存储了如下三个值一个图形ROM起始地址P1；一个Y坐标原始值P2；及一个X坐标原始值P3。
按照显示相应各个图形格式的顺序将图形格式数存储进FIFO单元B9。
图形处理单元B2从一个外部系统(未示出)接收一个主时钟信号S1及一个水平同步信号S2。一个定时信号发生单元B11接收该水平同步信号S2，进入显示模式(一种操作模式)。
将被显示的图形格式是否存在依赖于数据是否在接收到水平同步信号S2之前就已被存储进FIFO单元B9中。
当对应于一个将被显示的具体图形格式的图形格式数目还没有被存储时，FIFO单元B9输出一个具有禁用电平的空信号S10到定时信号发生单元B11。定时信号发生单元B11接收空信号S10的禁用电平后，由其将定时信号发生单元的操作停止直到接收到下一个水平同步信号S2。即图形处理单元B2在该时段不进行任何操作。注意空信号S10具有两种电平禁用电平和使能电平。
否则，当一个图形格式数目被存储进FIFO单元B9时，具有使能电平(其表明存在将被显示的图形格式)的空信号S10被输出。当定时信号发生单元B11接收到使能电平时，其输出一个请求信号S9到FIFO单元B9。FIFO单元B9随后接收该请求信号S9，并输出对应于图形格式数目的参数RAM地址信号S15。稍后将显示由该图形格式数目所指示的图形格式。当参数RAM单元B7接收到地址信号S15时，其输出如下的三种信号图形ROM起始地址信号S16；Y坐标原始信号S17；以及X坐标原始信号S18。图形ROM起始地址信号S16被ROM地址计算器B13转换为图形ROM地址信号S20。
将被显示的图形格式被存储并映射在图形ROM单元B14中。一旦接收到图形ROM地址信号S20，便输出一个相应的图形格式作为一个图形ROM单元数据信号S21。定时信号发生单元B11包括一个计算主时钟信号S1的计数器(未示出)。当该图形ROM单元数据信号S21被读出时，其输出显示开始信号S22到一个输出单元B15。利用定时信号发生单元B11的计数器中所设置的预定间隔值，在给定的时间产生显示开始信号S22和其他的相关联系。当接收到显示开始信号S22时，输出单元B15将一个显示数据信号S23，一个显示缓冲器写入使能信号S24，及一个显示缓冲器地址信号S25输出到一个显示缓冲器B3；其中，这些输出信号是根据Y坐标原始信号S17，X坐标原始信号S18，及图形ROM单元数据信号S21产生的。显示缓冲器B3通过图像信息的一个帧来存储，其中对应于指定地址的每个图形格式被一一映射。
当多个图形格式被存储已在FIFO单元B9中时，换句话说，当多个图形格式被显示在一个帧中时，尽管实际上这些图形格式中的一个已被发送，但空信号S10仍将保持使能电平，且定时信号发生单元B11一直保持请求信号S9的输出，以允许连续地显示。该操作将被反复执行直到没有数据还被存储于FIFO单元B9中(即直到已没有另外将被显示的图形格式)。当没有图形格式被存储在FIFO单元B9中时，空信号S10变为禁用电平，显示操作停止。
通过执行上述方法，图形格式的一个帧被显示。通过重复该方法，动态图像被显示。
在接下来的说明中，将参照图5所示的图形ROM单元B14的数据配置，及图6所示的一个参数集合示例对图4所示的参数RAM单元B7中的数值，及FIFO单元B9中用于帧的显示的图形格式数目的设置过程进行说明。图6中，括号()中的数值不必被重新设置，因为其在前面的操作中已被设置。
注意在接下来的说明中，假设每个图形格式数目对应于参数RAM单元B7中的一个具体地址。
如图4所示，我们假设动态图像以SC1,SC2,SC3,SC4,SC5,SC6,SC7及SC1的顺序显示。有两组图形格式将被显示定义“第一组”以表示图形格式数目a(h)，而定义“第二组”以表示图形格式数目b(h)(这些图形格式数均可被存储在FIFO单元B9中)。帧SC1对于帧SC1，没有图形格式被显示，因此CPU B1不用将一个图形格式数目存储到FIFO单元B9中。以此方式，SC1被显示。帧SC2对于帧SC2，映射到图形ROM单元B14的地址10(h)上的图形格式α1作为第一组的一个图形格式被显示在坐标(x1,y1)上。然而，第二组的图形格式没有被显示。
CPUB1将a(h)作为一个图形格式数目存储到FIFO单元B9中。另外，CPUB1还将一个图形ROM起始地址P1(=10(h)),一个Y坐标原始值P2(=y1)，及一个X坐标原始值P3(=x1)存储到参数RAM单元B7的地址a(h)中。因此，根据图形ROM地址信号S20(=10(h))将图形格式α1作为第一组的图形格式显示。以上述方式，帧SC2被显示。帧SC3对于帧SC3，映射到图形ROM单元B14中的地址20(h)上的图形格式α2作为第一组的图形格式被显示在坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址110(h)上的图形格式β1作为第二组的图形格式被显示在坐标(x2,y2)上。
CPU B1随后将a(h)及b(h)作为图形格式数目(被显示的相应图形格式)存储到FIFO单元B9中。此后由CPUB1将一个图形ROM起始地址P1(=20(h))存储(重写)到参数RAM单元B7的地址a(h)上。值得注意的是地址a(h)上的Y坐标原始值P2(=y1)及X坐标原始值P3(=x1)不必被再次存储，因为其在帧SC2的显示处理中已被存储。接着，CPUB1将图形ROM起始地址P1(=110(h)),Y坐标原始值P2(=y2)，及X坐标原始值P3(=x2)都存储到参数RAM单元B7的地址b(h)上。根据图形ROM地址信号S20(=20(h))，第一组的图形格式α2被显示。根据图形ROM地址信号S20(=110(h))，第二组的图形格式β1被显示。以上述方式，帧SC3被显示。帧SC4对于帧SC4，映射到图形ROM单元B14中的地址30(h)上的图形格式α3作为第一组的图形格式被显示在坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址120(h)上的图形格式β2作为第二组的图形格式被显示在坐标(x2,y2)上。
CPUB1随后将a(h)及b(h)作为图形格式数目(被显示的相应图形格式)存储到FIFO单元B9中。随后由CPUB1将图形ROM起始地址P1(=30(h))存储到参数RAM单元B7的地址a(h)中。需要注意的是不用再存储地址a(h)上的Y坐标原始值P2(=y1)及X坐标原始值P3(=x1)。接着，CPUB1将图形ROM起始地址P1(=120(h))存储到参数RAM单元B7中的地址b(h)上。地址b(h)上的Y坐标原始值P2(=y2)，及X坐标原始值P3(=x2)不必再存储，因为在帧SC3的显示处理中其已被存储。根据图形ROM地址信号S20(=30(h))第一组的图形格式α3被显示。根据图形ROM地址信号S20(=120(h))第二组的图形格式β2被显示。以上述方式，帧SC4被显示。帧SC5对于帧SC5，映射到图形ROM单元B14的地址40(h)上的图形格式α3作为第一组的图形格式被显示在坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址130(h)上的图形格式β3作为第二组的图形格式被显示在坐标(x2,y2)上。
然后，CPU B1将a(h)及b(h)作为图形格式数目存储到FIFO单元B9中。随后由CPU B1将图形ROM起始地址P1(=40(h))存储到参数RAM单元B7的地址a(h)中。引起注意的是不用再存储地址a(h)上的Y坐标原始值P2(=y1)及X坐标原始值P3(=x1)。CPUB1将图形ROM起始地址P1(=130(h))然后存储到参数RAM单元B7的地址b(h)上。引起被注意的是不用再存储地址b(h)上的Y坐标原始值P2(=y2)，及X坐标原始值P3(=x2)。根据图形ROM地址信号S20(=40(h))第一组的图形格式α4被显示。根据图形ROM地址信号S20(=130(h))第二组的图形格式β3被显示。以上述方式，帧SC5被显示。帧SC6对于帧SC6，映射到图形ROM单元B14的地址10(H)上的图形格式α1作为第一组的图形格式被显示在坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址140(h)上的图形格式β4作为第二组的图形格式被显示在坐标(x2,y2)上。
然后，CPU B1将a(h)及b(h)作为图形格式数存储到FIFO单元B9中。随后由CPU B1将图形ROM起始地址P1(=10(h))存储(覆盖)到参数RAM单元B7的地址a(h)上。要注意的是不用再存储地址a(h)上的Y坐标原始值P2(=y1)及X坐标原始值P3(=x1)。接着，CPU B1将图形ROM起始地址P1(=140(h))存储到参数RAM单元B7的地址b(h)上。但应被注意的是不用再存储地址b(h)上的Y坐标原始值P2(=y2)，及X坐标原始值P3(=x2)。根据图形ROM地址信号S20(=10(h))第一组的图形格式α1被显示。根据图形ROM地址信号S20(=140(h))第二组的图形格式β4被显示。以上述方式，帧SC6被显示。帧SC7对于帧SC7，第一组的图形格式不被显示。取而代之的是，映射到图形ROM单元B14的地址110(h)上的图形格式β1作为第二组的图形格式被显示在坐标(x2,y2)上。
CPUB1将b(h)作为一个图形格式数目存储到FIFO单元B9中。随后CPUB1将图形ROM起始地址P1(=110(h))存储到参数RAM单元B7中的地址b(h)上。但应被注意的是不用再存储地址b(h)上的Y坐标原始值P2(=y2)，及X坐标原始值P3(=x2)。根据图形ROM地址信号S20(=110(h))第二组的图形格式β1被显示。以上述方式，帧SC7被显示。
回到循环的开始处，帧SC1被再次显示。
以如上所述的方式，图4所示的动态图像被显示。
上述技术中的一个问题在于无论何时来自两组之一的一个帧发生变化时，CPU必须进行存取以设置图形ROM起始地址信号P1。这将使CPU的处理性能被降低。
另一个问题是在显示多个帧时，低处理性能的CPU会使一些必要的指令没有被送到图形处理装置，即意味着将有一些帧不被显示。
还有一个问题在于为显示上述两组(第一组和第二组)之一中的一个图形格式，CPU不得不分别设置对应于原始图形格式及其它动态图像的图形格式的图形ROM地址。这使得将被显示的动态图像中的联系的管理变得十分不便。
第一实施例接下来将参照图7所示的流程图，图8所示的电路结构图，图9所示的参数RAM单元的数据配置及图10所示的更新寄存器的数据配置对根据本发明的第一实施例进行说明。注意常规电路(图2所示)中所包含元件的说明被省略。
在第一实施例中，图形格式将通过图7所示的方法被显示在显示器上。在步骤ST1中，用于显示图形格式的数据和参数被送到图形处理单元(图8中的B2)。在步骤ST2中，一旦接收到水平同步信号S2，图形处理单元(图8中的B2)便开始其操作。在步骤ST3中，定时信号发生单元B11对所接收的水平同步信号S2计数。直到其数目达到一个给定值(一个预定值)，定时信号发生单元B11向其自身发送一个等待请求以使其不进行到下一步。该“给定值”决定了一个帧的更新定时。一般是以每秒30到60帧速率显示这些帧，因此一个给定帧在下一个帧被显示之前有必要重复多次。帧更新定时决定了帧何时被显示，及相同的帧被重复显示多少次。在步骤ST4中，如果存在将被显示的图形格式，且更新指针值不等于0，则所显示的帧被更新。在步骤ST5中，如果一个给定的等待条件被满足的话(即如果WAIT_EN信号(图8所示的S13，稍后将对其说明)被激励)则更新指针值将减小。在步骤ST6中，一个图形格式被显示。下面将参照图8对第一实施例的操作进行详细的说明。
CPUB1产生图形处理单元B2为显示图形格式所需的参数信息(I/F信号S3)。一个数据I/F单元B4接收该I/E信号S3，并根据I/F信号S3中所包含的地址信息输出一个更新寄存器写信号S4，一个参数RAM单元写信号S5，一个FIFO写信号S6，及一个帧馈送时间寄存器写信号S7。
参数RAM单元B7的结构如图9所示。对于一个图形格式需要存储一个图形ROM起始地址P1，一个Y坐标原始值P2，及一个X坐标原始值P3。参数RAM单元B7包括一个更新指针RAM单元B8，其中存储了一个更新指针(其值等于将被显示的动态帧的数目)。
FIFO单元B9以与常规技术相同的方式(如图2所示)配置，其所存储的元素为图形格式数。
更新寄存器B5的结构如图10所示，其存储着图形ROM单元中所存储的一个图形格式的起始地址与存储在该图形ROM单元中的对应动态图像的起始地址之间的差值。
在显示图像的过程中，需要确定一定数目的帧和确定数量的时间。该信息被存储在帧馈送时间寄存器B6中。帧馈送时间寄存器B6将一个表示了所存数的WAIT设置信号S8输出到定时信号发生单元B11。定时信号发生单元B11对所接收的水平同步信号S2的计数并在根据WAIT设置信号S8的一个预定时刻产生一个WAIT EN信号S13。换句话说，当WAIT设置信号S8(所存数)等于所接收的水平同步信号的数目时，一个具有使能电平的WAIT EN信号S13被产生。
图形处理单元B2从一个外部系统(未示出)接收主时钟信号S1及水平同步信号S2。定时信号发生单元B11接收该水平同步信号S2，进入显示模式(一种操作模式)。
与常规技术(如图2所示)的方式相同，将被显示的图形格式是否存在取决于在水平同步信号S2被接收之前数据是否已被存储到FIFO单元B9中。当FIFO单元B9不包含一个图形格式数时，其输出一个具有禁用电平的空信号S10。当其包含有一个图形格式数时，FIFO单元输出一个具有使能电平的空信号S10。
如果其接收到一个具有使能电平的空信号S10，定时信号发生单元B11便输出一个请求信号S9到FIFO单元B9。FIFO单元B9接收该请求信号S9，并输出一个对应于该图形格式数目(将被显示的对应图形格式)的参数RAM地址信号S15到参数RAM单元B7。参数RAM单元B7接收该参数RAM地址信号S15，输出一个图形ROM起始地址信号S16，一个Y坐标原始信号S17，及一个X坐标原始信号S18。与此同时，更新指针RAM单元B8输出一个更新指针信号S12。
更新指针信号S12对应于存储于更新指针RAM单元B8中的数值。如前所述，该值指示了动态图像的数目。为了显示原始图形格式，该更新值P4(其等于将被显示的动态帧的数目)被设置以从更新寄存器B5输出一个表示0的输出信号S11(差值)。具体地，0(h)的输出信号S11被输出到一个加法器(地址更新单元)B12。参数RAM单元B7将图形ROM起始地址信号S16输出到加法器B12。该加法器B12随后将输出信号S11加到图形ROM起始地址信号S16上，计算出一个更新的图形ROM起始地址信号S19。在此情况中，所更新的图形ROM起始地址信号S19等价于图形ROM地址信号S16。
接下来发生的已在常规技术(如图2所示)中被很好地了解。具体地，ROM地址计算单元B13根据所更新的图形ROM地址信号S19输出一个图形ROM地址信号S20。图形ROM单元B14随后将由信号S20所指示的图形格式输出到一个输出单元B15。当该输出单元B15从定时信号发生单元B11接收到一个显示开始信号S22时，其根据Y坐标原始信号S17，X坐标原始信号S18，及图形ROM单元数据信号S21产生一个显示数据信号S23，一个显示缓冲器写入使能信号S24，及一个显示缓冲器地址信号S25。其将这些信号输出到显示缓冲器B3。因此，针对某个帧的显示缓冲器B3便存储了该图形格式。
与常规技术中(如图2所示)相同，当FIFO单元B9存储有多个图形格式数时，该显示操作被一直重复直到接收到一个具有禁用电平的空信号S10。
为了显示动态图像中的一个图形格式，必须给更新值P4赋值。在本实施例中，将更新寄存器B5的地址值赋给更新值P4。更新寄存器B5随后将差值作为输出信号S11输出到加法器B12。加法器B12随即将输出信号S11加到图形ROM起始地址信号S16上，计算出更新图形ROM起始地址信号S19。
接下去进行导致动态图像的操作已进行过说明。
在本实施例中，如上所述，同一帧被多次显示。因此，显示缓冲器B3在下一帧被显示之前要多次存储将被显示的相同图形格式。换句话说，每几帧便要更新这些将被显示的动态图形格式。可以在一个指针更新单元B10的辅助下并利用一个WAIT EN信号S13进行此项处理。具体地说，为了更新所显示的图形格式，指针更新单元B10将更新指针信号S12(更新值P4)减1，并将所减小的设置值作为一个新的更新值P4存储到更新指针RAM单元B8的相同位置。其中，仅当WAIT_EN信号S13为使能电平时指针更新单元B10才进行操作，以使图形格式每几帧被更新一次。
在接下来地说明中，将参照图5所示的图形ROM单元B14的数据配置，以及图11所示的参数集合示例对用于显示图4所示的帧的参数RAM单元B7，更新指针RAM单元B8中设置的数值，及FIFO单元B9中的图形格式数目的进行说明。图11中，括号()中的数值没有必要被重新设置，因为在前一个操作中其已被设置。另外，在图11中，阴影值将在显示之后被自动地重新设置。
在接下来的说明中假设一个图形格式数目对应于参数RAM单元B7中的一个地址。另外假设动态图像将以如下的顺序显示SC1,SC2,SC3,SC4,SC5,SC6,SC7和SC1。将被显示的图形格式被定义为两组。我们将图形格式数a(h)定义为“第一组”，而将图形格式数b(h)定义为“第二组”，其均可被存储在FIFO单元B9中。图5中，图形格式α1和β1被定义为原始图形格式，而图形格式α2到α4和β2到β4被定义为动态图像。
注意更新寄存器B5存储着差值P5；地址1(h)=30(h)；地址2(h)=20(h)；地址3(h)=10(h)。
帧SC1对于帧SC1，没有图形格式被显示，因此CPUB1不用将一个图形格式数存储到FIFO单元B9中。以此方式，SC1被显示。
帧SC2对于帧SC2，映射到图形ROM单元B14的地址10(h)上的图形格式α1作为第一组的一个图形格式被显示在显示器的坐标(x1,y1)上。然而，第二组的图形格式没有被显示。
CPU B1将a(h)作为一个图形格式数存储到FIFO单元B9中。另外，CPUB1还将一个图形ROM起始地址P1(=10(h))，一个Y坐标原始值P2(=y1)，及一个X坐标原始值P2(=x1)存储到参数RAM单元B7的地址a(h)中。此外，CPUB1还将更新值P4(=0(h))存储到更新指针RAM单元B8的地址a(h)中。由于值P4等于0(h)，可以确定没有动态图像被显示。此外，由于图形ROM地址信号S19等于10(h)，图形格式α1作为第一组的一个图形格式显示。以上述方式，帧SC2被显示。
帧SC3对于帧SC3，映射到图形ROM单元B14的地址20(h)上的图形格式α2作为第一组的一个图形格式被显示在显示器的坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址110(h)上的图形格式β1作为第二组的一个图形格式被显示在显示器的坐标(x2,y2)上。
CPU B1将a(h)及b(h)作为图形格式数目(被显示的相应图形格式)存储到FIFO单元B9中。由于图形ROM起始地址信号P1=(10(h)),Y坐标原始值P2(=y1)及X坐标原始值P2(=x1)被存储在参数RAM单元B7的地址a(h)上，对于SC2，其不必由CPUB1再次存储。接着，CPUB1将图形ROM起始地址P1(=110(h))，Y坐标原始值P2(=y2)，及X坐标原始值P2(=x2)存储到参数RAM单元B7的地址b(h)上。此外，CPU B1将值P4(=3(h))存储到更新指针RAM单元B8的地址a(h)上，而将值P4(=0(h))存储到地址b(h)中。对于第一组，由于地址a(h)中的值P4等于3(h)，将差值P5(=10(h))取出并加到对应于图形格式α1的图形ROM起始地址P1(=10(h))上。所得的图形ROM地址信号S19为20(h)。因此，图形格式α2被显示。此后，更新指针RAM单元B8的地址a(h)中的值P4被自动地重新设置为2(h)。对于第二组，由于地址b(h)上的值P4等于0(h)，图形ROM地址信号S19变为110(h)。图形格式β1随即被显示。以上述方式，帧SC3被显示。
帧SC4
对于帧SC4，映射到图形ROM单元B14的地址30(h)上的图形格式α3作为第一组的一个图形格式被显示在显示器的坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址120(h)上的图形格式β2作为第二组的一个图形格式被显示在显示器的坐标(x2,y2)上。
CPU B1随后将a(h)及b(h)作为图形格式数存储到FIFO单元B9中。由于参数RAM单元B7中地址a(h)及b(h)上的地址值P1,P2及P3在帧SC2和SC3的显示操作期间已被设置，其不需要被再次设置。CPUB1将值P4(=3(h))存储到更新指针RAM单元B8的地址b(h)中。此时，地址a(h)上的值P4(=2(h))已被指针更新单元B10设置。对于第一组，由于地址a(h)中的值P4等于2(h)，于是地址a(h)上的差值P5(=20(h))被取出并被加到对应于图形格式α1的图形ROM起始地址P1(=10(h))上。因此，图形ROM地址信号S19变为30(h)，从而图形格式α3被显示。此后，更新指针RAM单元B8的地址a(h)上的值P4被自动地重新设置为1(h)。对于第二组，由于地址b(h)上的值P4等于3(h)，地址b(h)(=10(h))上的差值P5被取出并加到对应于图形格式β1的图形ROM起始地址P1(=110(h))上。于是，所得的图形ROM地址信号S19变为120(h)。随后图形格式β2被显示。此后，更新指针RAM单元B8中的地址b(h)上的值P4被自动地设置为2(h)。以上述方式，帧SC4被显示。
帧SC5对于帧SC5，映射到图形ROM单元B14的地址40(h)上的图形格式α3作为第一组的一个图形格式被显示在显示器的坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址130(h)上的图形格式β3作为第二组的一个图形格式被显示在显示器的坐标(x2,y2)上。
CPUB1将a(h)及b(h)作为图形格式数目存储到FIFO单元B9中。这里，参数RAM单元B7中的地址值P1,P2和P3不必由CPUB1再次存储。地址a(h)和b(h)上的值P4也不必被CPUB1再次设置。值P4(=1(h))已被存储在更新指针RAM单元B8中的地址a(h)上，而值P4(=2(h))已被存储在地址b(h)上。对于第一组，由于地址a(h)中的值P4等于1(h)，于是地址a(h)上的差值P5(=30(h))被取出并被加到对应于图形格式α1的图形ROM起始地址P1(=10(h))上。因此，图形ROM地址信号S19变为40(h)，从而图形格式α4被显示。此后，更新指针RAM单元B8的地址a(h)上的值P4被自动地重新设置为0(h)。对于第二组，由于地址b(h)上的值P4等于2(h)，地址b(h)(=20(h))上的差值P5被取出并加到对应于图形格式β1的图形ROM起始地址P1(=110(h))上。于是，所得的图形ROM地址信号S19变为130(h)。图形格式β3随后被显示。此后，更新指针RAM单元B8中的地址b(h)上的值P4被自动地设置为1(h)。以上述方式，帧SC5被显示。
帧SC6对于帧SC6，映射到图形ROM单元B14的地址10(h)上的图形格式α1作为第一组的一个图形格式被显示在显示器的坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址140(h)上的图形格式β4作为第二组的一个图形格式被显示在显示器的坐标(x2,y2)上。
CPUB1将a(h)及b(h)作为图形格式数存储到FIFO单元B9中。这里，参数RAM单元B7中的地址值P1,P2和P3不必由CPUB1再次存储。地址a(h)和b(h)上的值P4也不必被CPUB1再次设置。值P4(=0(h))已被存储在更新指针RAM单元B8中的地址a(h)上，而值P4(=1(h))已被存储到地址b(h)上。对于第一组，由于地址a(h)中的值P4等于0(h)，图形ROM地址信号S19为10(h)。图形格式α1随即被显示。对于第二组，由于地址b(h)上的值P4等于1(h)，差值P5(=30(h))被取出并被加到对应于图形格式β1的图形ROM起始地址P1(=110(h))上。于是，所得的图形ROM地址信号S19变为140(h)。图形格式β4随后被显示。此后，更新指针RAM单元B8中的地址b(h)上的值P4被自动地设置为0(h)。以上述方式，帧SC6被显示。
帧SC7对于帧SC7，第一组的图形格式不被显示。然而，映射到图形ROM单元B14的地址110(h)上的图形格式β1作为第二组的一个图形格式被显示在显示器的坐标(x2,y2)上。
CPUB1将b(h)作为一个图形格式数存储到FIFO单元B9中。这里，CPUB1不必再次设置参数RAM单元B7中的地址值P1,P2和P3。CPUB1也不必再次设置值P4。值P4(=0(h))已被存储在更新指针RAM单元B8中的地址b(h)上。由于对于第二组地址b(h)上的值P4等于0(h)，图形ROM地址信号S19为110(h)。图形格式β1随后被显示。以上述方式，帧SC7被显示。
随后再次显示帧SC1。
以上述方式，图4所示的帧被显示。
正如应从上述说明中显而易见的，为了显示一个单独的图形格式，图形ROM起始地址P1应该如上面的实施例所述只被设置一次。换句话说，与所用的常规方法中CPUB1必须存取图形ROM地址N次相反，本发明的本实施例为了显示N个动态图像只需访问一次图形ROM起始地址P1。因此，本方法需要访问图形ROM单元的次数要少(N-1)次，从而节省了计算能力。第二实施例接下来将参照图2所示的电路结构，图7所示的流程图，及图9上述的参数RAM单元的数据配置，及图13所示的更新寄存器的数据配置对本发明第二实施例进行说明。第一实施例所包括的单元的说明将被省略。
第二实施例与第一实施例不同之处在于更新寄存器B5和地址更新单元B16。其它单元与第一实施例所示相同，并遵循图7所示的方法。
如图13所示，第二实施例的更新寄存器B5存储着对应于一个原始图形格式的图形ROM起始地址的“与”逻辑值和“或”逻辑值，及对应于应该动态图形格式的图形ROM起始地址。正如下面所要说明的，利用这些预先分别设置预定值的“与”和“或”逻辑值，更新单元B16在“与”值和图形ROM起始地址P1之间进行一次“与”操作，并在“或”值和该起始地址P1之间进行一次“或”操作。该图形ROM起始地址P1的一个指定部分于是便被变为一个给定值。所得的值作为一个更新图形ROM起始地址信号S19被输出到ROM地址计算单元B13。
在第二实施例中，为了显示一个原始图形格式，更新寄存器B5输出一个高电平(例如FFFF(h))的更新寄存器输出信号(“与”值)S26,及一个低电平(例如0000(h))的更新寄存器输出信号(“或”值)S27到更新单元B16。为了显示一个动态图形格式，更新寄存器B5将“与”值S26和“或”值S27输出到更新单元B16。S26和S27均对应于更新点信号S12。
在接下来的说明中，将参照图14所示的图形ROM单元B14的数据配置和图15所示的参数集合示例对为了显示图4所示的帧，而在更新指针RAM单元B8中设置一个值的操作进行说明。
由于其与第一实施例中的操作相同，将省略对在参数RAM单元B7设置一个值及在FIFO单元B7中设置一个图形格式数的操作的说明。我们假设一个图形格式数对应于参数RAM单元B7中的一个地址。此外，动态图像将以如下的顺序显示SC1,SC2,SC3,SC4,SC5,SC6,SC7及SC1。其有两组第一组，其中图形格式由图形格式数目a(h)表示；第二组，其中图形格式由图形格式数目b(h)表示。图4中，图形格式α1和β1被定义为原始图形格式，而图形格式α2到α4和β2到β4被定义为动态图像。
注意在一个帧被显示之前，更新寄存器B5存储有一个“与”值P6和一个“或”值P7。具体地说，一个“与”数据FF(h)和一个“或”数据300(h)被一起存储在地址1(h)上。“与”数据FF(h)和“或”数据200(h)被一起存储在地址2(h)上。“与”数据FF(h)和“或”数据100(h)被一起存储在地址3(h)上。
帧SC1对于帧SC1，没有图形格式被显示，因此，CPUB1不用将一个图形格式数存储到FIFO单元B9中。以此方式，SC1被显示。
帧SC2对于帧SC2,CPUB1将a(h)存储到FIFO单元B9中。另外，CPUB1还将图形ROM起始地址P1(=10(h))，一个Y坐标原始值P2(=y1)，及一个X坐标原始值P2(=x1)存储到参数RAM单元B7的地址a(h)上。另外，CPU B1还将值P4(=0(h))存储到更新指针RAM单元B8的地址a(h)上。
对于第一组，图形ROM起始地址P1(=10(h))与一个高电平信号(FF(h))进行逻辑“与”操作，随后与一个低电平信号(0(h))进行逻辑“或”操作。于是，图形ROM地址S19变为10(h)，图形格式α1被显示。以上述方式，帧SC2被显示。
帧SC3
对于帧SC2，CPUB1将a(h)和b(h)存储到FIFO单元B9中。另外，CPUB1还将图形ROM起始地址P1(=20(h))，一个Y坐标原始值P2(=y1)，及一个X坐标原始值P2(=x1)存储到参数RAM单元B7的地址b(h)上。此外，CPUB1将值P4(=0(h))存储到更新指针RAM单元B8的地址b(h)上。
对于第一组，图形ROM起始地址P1(=10(h))与一个“与”值P6(FF(h))进行逻辑“与”操作，随后与一个“或”值P7(100(h))进行逻辑“或”操作。于是，图形ROM地址S19变为110(h)，图形格式α2被显示。对于第二组，图形ROM起始地址P1(=20(h))与一个高电平信号(FF(h))进行逻辑“与”操作，随后与一个低电平信号(0(h))进行逻辑“或”操作。于是，图形ROM地址S19变为20(h)，图形格式β1将被显示。以上述方式，帧SC3被显示。
帧SC4对于帧SC4,CPUB1将a(h)和b(h)存储到FIFO单元B9中。另外，CPUB1还将图形ROM起始地址P1(=30(h))，一个Y坐标原始值P2(=y1)，及一个X坐标原始值P2(=x1)存储到参数RAM单元B7的地址b(h)中。地址a(h)(=2(h))上的值P4已被指针更新单元B10存储在更新指针RAM单元B8中。
对于第一组，图形ROM起始地址P1(=10(h))与一个“与”值P6(FF(h))进行逻辑“与”操作，随后与一个“或”值P7(200(h))进行逻辑“或”操作。于是，图形ROM地址S19变为210(h)，图形格式α3将被显示。对于第二组，图形ROM起始地址P1(=20(h))与一个“与”值P6(FF(h))进行逻辑“与”操作，随后与一个“或”值P7(100(h))进行逻辑“或”操作。于是，图形ROM地址S19变为120(h)，图形格式β2被显示。以上述方式，帧SC4被显示。
帧SC5对于帧SC5，CPUB1将a(h)和b(h)存储到FIFO单元B9中。地址a(h)上的值P4(=1(h))和地址b(h)上的值P4(=2(h))已被指针更新单元B10存储到更新指针RAM单元B8中。
对于第一组，图形ROM起始地址P1(=10(h))与一个“与”值P6(FF(h))进行逻辑“与”操作，随后与一个“或”值P7(300(h))进行逻辑“或”操作。于是，图形ROM地址S19变为310(h)，图形格式α4将被显示。对于第二组，图形ROM起始地址P1(=20(h))与一个“与”值P6(FF(h))进行逻辑“与”操作，随后与一个“或”值P7(200(h))进行逻辑“或”操作。于是，图形ROM地址S19变为220(h)，图形格式β3被显示。以上述方式，帧SC5被显示。
帧SC6对于帧SC6，CPU B1将a(h)和b(h)存储到FIFO单元B9中。地址a(h)上的值P4(=0(h))和地址b(h)上的值P4(=1(h))已被指针更新单元B10存储到更新指针RAM单元B8中。
对于第一组，由于图形ROM起始地址P1仍为10(h)，图形格式α1被显示。对于第二组，图形ROM起始地址P1(=20(h))与一个“与”值P6(FF(h))进行逻辑“与”操作，随后与一个“或”值P7(300(h))进行逻辑“或”操作。于是，图形ROM地址S19变为320(h)，图形格式β4被显示。以上述方式，帧SC6被显示。
帧SC7对于帧SC7,CPUB1将图形格式数b(h)存储到FIFO单元B9中。值P4(=0(h))已被存储到更新指针RAM单元B8的地址b(h)上。
对于第二组，由于图形ROM起始地址P1仍为20(h)，图形格式β1被显示。以上述方式，帧SC6被显示。
随后帧SC1将被再次显示。
以上述方式，图4所示的帧连续地显示。第三实施例在第二实施例中，动态图像的图形格式由存储在更新寄存器B5中的“与”值P6和“或”值P7指定。在第三实施例中该方法的优点将体现得更加明显。在第三实施例中，WAIT控制方法不同于第二实施例的方法。然而其应被注意的是使用“与”值P6和“或”值P7的地址指定方法的优点在第三实施例中仍将保持。
接下来将参照图16所示的流程图，图17所示和图18所示的电路结构，图19所示的参数RAM单元的数据配置，及图13所示的更新寄存器的数据配置对第三实施例进行说明。已在第一实施例和第二实施例中说明的元件的说明将被省略。
在第三实施例中，附加的参数将被存储在更新指针RAM单元B8中以使帧馈送时间寄存器B6存储关于某个图形格式的一个值。其配置不同于第一和第二实施例的配置，但第三实施例中的更新寄存器B5和更新单元B16与第二实施例中的等价。
简而言之，在第一和第二实施例中，用于显示每个动态图形格式的帧数彼此相同。而在第三实施例中，对于每个动态图形格式帧数将不尽相同。
如图9所示，更新指针RAM单元B8存储有更新值P4，及一个WAIT设置值P8和一个WAITTMP值P9。该WAIT设置值P8存储着在将被显示的该图像中的帧的个数。WAITTMP值P9的初始值与WAIT设置值的初始值相同。当WAITTMP值P9变为0时，该WAIT设置值P8被载入(其是如何进行的将在稍后进行详细的说明)。
从上述几点来看，第三实施例不同于第一和第二实施例，其遵循图16所示流程图的方法。具体地说，与图7所示的流程图相对照，当根据更新值P4更新一个图形格式时(步骤ST4)，WAITTMP值P9在接收到水平同步信号S2的同时被减1(步骤ST8)。当WAITTMP值P9非0时，WAITEN信号S13处于禁用电平(见图18)。因此，相同的图形格式被持续地显示(步骤ST6)。当WAITTMP值P9变为0时，WAIT EN信号S13处于使能电平(见图18)。因此，为了更新将被显示的图形格式，更新值P4被减1(步骤ST5)。WAIT设置值P8随后被再次设置给WAITTMP值P9。
接下来将参照图18对第三实施例的WAIT控制进行说明。图18所示为图17所示的定时信号发生单元B11部分。如图18所示，WAIT控制单元B17嵌于定时信号发生单元B11之中。WAIT控制单元B17接收一个代表了更新指针RAM单元B8中的WAITTMP值P9的WAIT输入信号S30，在所接收的水平同步信号信号S2保持同步的条件下将其减1。如果减1所得的值不等于0，则该WAIT控制单元B17将WAIT_EN信号S13设置为禁用电平(逻辑0电平)，由一个选择器选择该减小值并将其作为WAIT输出信号S29输出到更新指针RAM单元B8中。从而将WAITTMP值P9再次设置。否则，如果所得的减小值等于0，则WAIT EN信号S13被设置为使能电平(逻辑1电平)。此外，该WAIT设置值(其作为WAIT输入信号S28接收)被选择器选中，并作为WAIT输出信号S29输出。因此将WAITTMP值P9重新设置。
下面将参照图21所示的图形ROM单元B14的数据配置和图22所示的参数集合示例对为显示图20所示的帧而执行的存储数值到参数RAM单元B7，存储数值到更新指针RAM单元B8，及存储图形格式数到FIFO单元B9的操作进行说明。
在接下来的说明中我们假设图形格式数对应于参数RAM单元B7中的一个地址。动态图像以如下的顺序显示SC1,SC2,SC8,SC9,SC10,SC11,SC12,和SC1。另外，我们假设有两组图形格式由图形格式数a(h)所代表的第一组；及由图形格式数b(h)所代表的第二组。在图21所示的图形格式中，我们设α1和β1为原始图形格式，而γ1到γ4为动态图像。
注意在显示之前，更新寄存器B5存储着“与”值P6和“或”值P7。具体地说，一个“与”值0(h)和一个“或”值130(h)被一起存储在地址1(h)上；一个“与”值0(h)和一个“或”值120(h)被一起存储在地址2(h)上；一个“与”值0(h)和一个“或”值110(h)被一起存储在地址3(h)上；一个“与”值0(h)和一个“或”值100(h)被一起存储在地址4(h)上。
帧SC1对于帧SC1，没有图形格式被显示，因此，CPUB1不用将一个图形格式数存储到FIFO单元B9中。以此方式，SC1被显示。
帧SC2对于帧SC2，映射到图形ROM单元B14的地址10(h)上的图形格式α1将被显示在坐标(x1,y1)上。然而，第二组的图形格式没有被显示。
CPUB1将a(h)作为一个图形格式数存储到FIFO单元B9中。另外，CPUB1还将一个图形ROM起始地址P1(=10(h))，一个Y坐标原始值P2(=y1)，及一个X坐标原始值P2(=x1)存储到参数RAM单元B7的地址a(h)上。另外，CPUB1还将值P4(=0(h))存储到更新指针RAM单元B8的地址a(h)上。由于地址a(h)上的值P4等于0(h)，其便确定不进行动态图像的显示。因此，对于第一组，图形ROM起始地址P1(=10(h))与一个高电平信号进行逻辑“与”操作，随后与一个低电平信号进行逻辑“或”操作。于是，图形ROM地址S19变为10(h)，图形格式α1被显示。以上述方式，帧SC2被显示。
帧SC8对于帧SC8，映射到图形ROM单元B14的地址100(h)上的图形格式γ1作为第一组的一个图形格式被显示在坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址20(h)上的图形格式β1作为第二组的一个图形格式被显示在坐标(x2,y2)上。
CPUB1随后将a(h)及b(h)存储到FIFO单元B9中。不必将值P1,P2和P3再次存储参数RAM单元B7的地址a(h)上。CPUB1将图形ROM起始地址P1(=20(h))，Y坐标原始值P2(=y2)及X坐标原始值P2(=x2)存储到参数RAM单元B7的地址b(h)上。另外，CPUB1将值P4(=4(h))存储到更新指针RAM单元B8的地址a(h)上。另外，CPU B1将值P4(=0(h))存储到更新指针RAM单元B8的地址b(h)上。对于第一组，由于地址a(h)上的值P4等于4(h)，所以图形ROM起始地址P1(=10(h))与“与”值P6(0(h))进行逻辑“与”操作，随后与“或”值P7(100(h))进行逻辑“或”操作。于是，图形ROM地址S19变为100(h)，图形格式γ1被显示。此后，存储在更新指针RAM单元B8的地址a(h)上的值P4被自动地重新设置为3(h)。对于第二组，由于地址b(h)上的值P4等于0(h)，图形ROM地址S19变为20(h)，图形格式β1将被显示。以上述方式，帧SC8被显示。
帧SC9对于帧SC9，映射到图形ROM单元B14的地址110(h)上的图形格式γ2作为第一组的一个图形格式被显示在坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址100(h)上的图形格式γ1作为第二组的一个图形格式被显示在坐标(x2,y2)上。
CPU B1将a(h)及b(h)存储到FIFO单元B9中。不必将地址值P1,P2和P3再次存储参数RAM单元B7的地址a(h)和b(h)上。CPUB1将值P4(=4(h))存储到更新指针RAM单元B8的地址b(h)中。此时，值P4(=3(h))已被指针更新单元B10存储到更新指针RAM单元B8的地址a(h)上。对于第一组，由于地址a(h)上的值P4等于3(h)，所以图形ROM起始地址P1(=10(h))与“与”值P6(0(h))进行逻辑“与”操作，随后与“或”值P7(110(h))进行逻辑“或”操作。于是，ROM地址信号S19变为110(h)，图形格式γ2被显示。此后，存储在更新指针RAM单元B8的地址a(h)上的值P4被自动地重新设置为2(h)。对于第二组，由于值P4等于4(h),图形ROM起始地址P1(=20(h))与“与”值P6(0(h))进行逻辑“与”操作，随后与“或”值P7(100(h))进行逻辑“或”操作。于是，ROM地址信号S19变为100(h)，图形格式γ1被显示。此后，存储在更新指针RAM单元B8的地址b(h)上的值P4被自动地重新设置为3(h)。以上述方式，帧SC9被显示。
帧SC10对于帧SC10，映射到图形ROM单元B14的地址120(h)上的图形格式γ3作为第一组的一个图形格式被显示在坐标(x1,y1)上。此外，映射到图形ROM单元B14的地址110(h)上的图形格式γ2作为第二组的一个图形格式被显示在坐标(x2,y2)上。
CPU B1将a(h)及b(h)存储到FIFO单元B9中。地址值P1,P2和P3均不必再次设置。地址a(h)上值P4(=2(h))和地址b(h)上值P4(=3(h))已被指针更新单元B10存储到更新指针RAM单元B8中。对于第一组，由于值P4等于2(h)，所以图形ROM起始地址P1(=10(h))与“与”值P6(0(h))进行逻辑“与”操作，随后与“或”值P7(120(h))进行逻辑“或”操作。于是，ROM地址信号S19变为120(h)，图形格式γ3被显示。此后，存储在更新指针RAM单元B8的地址a(h)上的值P4被自动地设置为1(h)。对于第二组，由于值P4等于3(h)，图形ROM起始地址P1(=20(h))与“与”值P6(0(h))进行逻辑“与”操作，随后与“或”值P7(110(h))进行逻辑“或”操作。以这种方式ROM地址信号S19变为110(h)，因此图形格式γ2被显示。此后，存储在更新指针RAM单元B8的地址b(h)上的值P4被自动地重新设置为2(h)。以上述方式，帧SC10被显示。
帧SC11对于帧SC11，映射到图形ROM单元B14的地址130(h)上的图形格式γ4作为第一组的一个图形格式被显示在坐标(x1,y1)上。映射到图形ROM单元B14的地址120(h)上的图形格式γ3作为第二组的一个图形格式被显示在坐标(x2,y2)上。
CPUB1将a(h)及b(h)存储到FIFO单元B9中。参数RAM单元B7的地址a(h)和b(h)上的地址值P1,P2和P3均不必再次设置。地址a(h)和b(h)上值P4也不用再次设置。地址a(h)上值P4(=1(h))和地址b(h)上值P4(=2(h))已被指针更新单元B10存储到更新指针RAM单元B8中。对于第一组，由于值P4等于1(h)，所以图形ROM起始地址P1(=10(h))与“与”值P6(0(h))进行逻辑“与”操作，随后与“或”值P7(130(h))进行逻辑“或”操作。于是，ROM地址信号S19变为130(h)，图形格式γ4被显示。此后，存储在更新指针RAM单元B8的地址a(h)上的值P4被自动设置为0(h)。对于第二组，由于值P4等于2(h)，图形ROM起始地址P1(=20(h))与“与”值P6(0(h))进行逻辑“与”操作，随后与“或”值P7(120(h))进行逻辑“或”操作。于是，ROM地址信号S19变为120(h)，因此图形格式γ3被显示。此后，存储在更新指针RAM单元B8的地址b(h)上的值P4被自动重新设置为1(h)。以上述方式，帧SC11被显示。
帧SC12对于帧SC12，第一组的图形格式不被显示。然而，映射到图形ROM单元B14的地址130(h)上的图形格式γ4作为第二组的一个图形格式被显示在坐标(x2,y2)上。
CPUB1将图形格式数b(h)存储到FIFO单元B9中。参数RAM单元B7的地址b(h)上的地址值P1,P2和P3均不必再次设置。地址b(h)上值P4也不用被CPUB1再次设置。值P4(=1(h))被保存在更新指针RAM单元B8的地址b(h)上。由于地址b(h)上的值P4等于1(h)，所以图形ROM起始地址P1(=10(h))与“与”值P6(0(h))进行逻辑“与”操作，随后与“或”值P7(130(h))进行逻辑“或”操作。于是，ROM地址信号S19变为130(h)，图形格式γ4被显示。此后，存储在更新指针RAM单元B8的地址b(h)上的值P4被自动设置为0(h)。以上述方式，帧SC11被显示。
接着，帧SC1被再次显示。
以上述方式，图20所示的图像被连续地显示。
正如应从本实施例中所显而易见的，可以为每个图形格式改变动态图像的帧数。
而且，根据在第二和第三实施例中利用“与”值P6和“或”值P7指定一个图形格式的方法，当单独的原始图形格式共享动态图形格式时，一个关于一个动态图形格式且与图形ROM起始地址P1无关的地址被指定。换句话说，该图形ROM起始地址P1被设置为某个固定值。这使得当本发明的实施例被用于实际的应用，例如一种其中指定并显示动态图像(如爆炸物)的视频游戏机中时，可以简化CPU的软件程序配置。
根据本发明，将会得到如下的结果第一，由于在每次将被显示的动态图像被改变时，其均不需要为CPU设置一个关于一个图形格式的起始地址，CPU上的计算指令被减少，从而提高了CPU的性能。在目前所能得到的图形处理装置中，有数千个图形格式被同时地显示。由于本发明对每个图形格式均显著地去除了指令，可以期望CPU的处理性能将会被大大地提高。
第二，在减少CPU上与图形格式显示有关的指令的情况中，其可以期望提高使用本图形处理装置也可以减小在帧馈送期间丢失帧的可能性。
第三，由于只有关于一个原始图形格式的图形ROM地址及其相应的帧数必须被设置，动态图像的管理将变得更加简单。
总之，考虑到本发明的图形处理装置可以为静止图像显示动态图像以及静止图像，当对应于一个静止帧的动态图像被显示时，一个原始图形格式及将被显示的动态图形格式的数目仅被设置一次。其减少了CPU上的命令，从而提高了CPU的实际性能。
注意因为在不背离本发明的精神及范围的情况下本发明可以有许多明显不同的实施例，其应被理解的是本发明并不局限于这些具体实施例(除非当其被定义于所附加的权利要求中)。例如，可以用一个用于存储所显示数据中的一条直线的直线缓冲器与显示缓冲器互换，其将在ROM地址计算单元(其接收Y坐标原始信号及水平同步信号的计数值，并计算图像ROM地址)的帮助下进行工作。而且当必要时，可以改变每个参数的数值。
权利要求
1．一种图形处理装置，其包括一个在第一地址存储有第一图形格式并在第二地址上存储有第二图形格式的图形格式存储器；一个用于存储第一值的参数存储器；一个用于存储第二和第三值的更新寄存器；一个用于存储一个指示从所述更新寄存器输出所述第二值或所述第三值的第四值的指针存储器；一个用于产生一个指示所述图形格式存储器的一个地址值的地址信号的地址更新单元；一个接收所述第四值并输出一个更新第四值到所述指针存储器以更新所述第四值的指针更新单元，其特征在于所述指针存储器对应于一个第一控制信号将所述第四值输出到所述更新寄存器和所述指针更新单元，所述参数存储器对应于所述第一控制信号将所述第一值输出到所述地址更新单元，所述更新单元对应于所述第四值将所述第二值输出到所述地址更新单元，所述地址更新单元对应于所述参数存储器的所述第一值及所述更新寄存器的第二值产生一个表示所述图形格式存储器的第一地址的第一地址信号所述图形格式存储器接收所述第一地址信号并输出所述第一图形格式，所述指针更新单元产生所述更新的第四值并将所更新的第四值输出到所述指针存储器，所述指针存储器对应于一个第二控制信号将所述更新第四值输出到所述更新寄存器及指针更新单元，所述参数存储器对应于所述第二控制信号将所述第一值输出到所述地址更新单元，所述更新寄存器对应于所述更新第四值将所述第三值输出到所述地址更新单元，所述地址更新单元对应于所述参数存储器的所述第一值及所述更新寄存器的所述第三值产生一个表示所述图形格式存储器的所述第二地址的第二地址信号，所述图形格式存储器接收所述第二地址信号并输出所述第二图形格式。
2．如权利要求1所述的装置，其特征在于所述地址更新单元将所述第一值加到所述第二值上以产生第一地址信号，所述地址更新单元将所述第一值加到所述第三值以产生所述第二地址信号。
3．如权利要求1所述的装置，其特征在于所述第二值包括一个第一“与”值及一个第一“或”值，所述第三值包括一个第二“与”值及一个第二“或”值，所述地址更新单元将所述第一值与所述第一“与”值进行“与”操作，将其结果与所述第一“或”值进行“或”操作以产生所述第一地址信号，且所述地址更新单元将所述第一值与所述第二“与”值进行“与”操作，将其结果与所述第二“或”值进行“或”操作以产生第二地址信号。
4．如权利要求1所述的装置，其特征在于所述更新寄存器将所述第二值存储在一个第一存储地址上，而将所述第三值存储在一个第二地址上，所述指针存储器的所述第四值表示了所述第一存储地址，所述指针存储器的所述更新第四值表示了所述第二存储地址。
5．如权利要求4所述的指针，其特征在于所述指针更新单元将所述第四值减小以产生所述更新第四值。
6．如权利要求1所述的指针，其特征在于所述第一图形格式代表了一个原始图形格式，所述第二图形格式代表了一个动态图形格式，所述第一值代表了所述图形格式存储器的所述第一地址。
7．如权利要求6所述的指针，另外包括一个提供所述第一，第二，第三，及第四值的中央处理单元，所述中央处理单元不提供所述图形格式存储器的所述第二地址及所述更新第四值。
8．一种显示一个含有一个原始图形格式及至少一个动态图形格式的动态图像的方法，所述原始图形格式被存储在一个图形格式存储器的第一地址上，所述至少一个动态图形格式被存储在所述图形格式存储器的第二地址上)的方法，其特征在于包括设置一个包括了第一和第二值的参数值，所述第一值代表了所述图形格式存储器的一个地址值；对应于所述第一值产生一个代表了所述图形格式存储器的所述第一地址的第一地址信号；对应于所述第一地址信号显示从所述图形格式存储器输出的所述原始图形格式；对应于所述第一及第二值产生代表了所述图形格式存储器的第二地址的一个第二地址信号；对应于所述第二地址信号显示从所述图形格式存储器输出的所述至少一个的动态图形格式。
9．如权利要求8所述的方法，其特征在于所述至少一个动态图形格式包括第一及第二动态图形格式，所述第一动态图形格式被存储在所述图形格式存储器的所述第二地址上，所述第二动态图形格式被存储于所述图形格式存储器的一个第三地址上，所述方法另外包括更新所述第二值以产生一个更新第二值；对应于所述第一值及更新第二值产生一个代表了所述图形格式存储器的第三地址的第三地址信号；及对应于所述第三地址信号显示从所述图形格式存储器输出的第二动态图形格式。
10．如权利要求8所述的方法，其特征在于所述产生第二地址信号的步骤是将所述第一值加到所述第二值上以产生第二地址信号。
11．如权利要求9所述的方法，其特征在于所述产生第三地址信号的步骤是将所述第一值加到所述更新第二值上以产生所述第三地址信号。
12．如权利要求8所述的方法，其特征在于所述第二值包括一个第一“与”值及一个第一“或”值，所述产生第二地址信号的步骤是将所述第一值与所述第一“与”值进行“与”操作，并将所得结果与所述第一“或”值进行“或”操作，以产生所述第一地址信号及产生所述第二地址信号。
13．如权利要求9所述的方法，其特征在于所述更新第二值包括一个第一“与”值及一个第一“或”值，所述产生第三地址信号的步骤是将所述第一值与所述第一“与”值进行“与”操作，并将所得结果与所述第一“或”值进行“或”操作，以产生所述第一地址信号及产生所述第三地址信号。
全文摘要
本发明的图形处理装置由如下部件构成:寄存器,其中存储着图形ROM单元中所存储的一个原始图形格式的地址及该原始图形格式的动态图像数,及一个更新寄存器,其中存储着图形ROM单元中所存储的原始图形格式的地址与图形ROM单元所存储的动态图像的地址之间的差值或逻辑计算值。显示图形ROM单元中的动态帧所需的地址是根据上述值及地址来计算的。
文档编号G06T13/80GK1211774SQ9811790
公开日1999年3月24日 申请日期1998年9月3日 优先权日1997年9月3日
发明者水谷宪一 申请人:日本电气株式会社