数据写入方法、存储器储存装置、存储器控制电路单元的制作方法
【技术领域】
[0001]本发明是有关于一种数据写入机制，且特别是有关于可复写式非易失性存储器模块的数据写入方法、存储器储存装置与存储器控制电路单元。
【背景技术】
[0002]数字相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，闪存)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
[0003]一般来说，可复写式非易失性存储器模块会与主机系统搭配使用。主机系统上可能还会再配置一个易失性的存储器，并且在运作时此易失性的存储器会储存一些主机系统的数据。若主机系统忽然断电或是要休眠，则在易失性存储器中的数据必须写入至可复写式非易失性存储器模块当中。在一些情况之下，此易失性存储器中的数据是连续地顷印(dump)至可复写式非易失性存储器模块，并且主机系统必须要在一个预设时间内完成所有的写入操作。因此，可复写式非易失性存储器模块也必须要在预设时间内完成大量的连续写入操作，亦即连续写入的速度也必须要高于一个目标值。
[0004]随着可复写式非易失性存储器模块的不同管理方式，连续写入与非连续写入之间有一个权衡。一般来说，以逻辑编程单元来管理可复写式非易失性存储器模块会得到较高的非连续写入速度，若以逻辑抹除单元来管理可复写式非易失性存储器模块会得到较高的连续写入速度。在一般运作下主机系统执行非连续写入的机率可能会高于执行连续写入的机率，但在上述忽然断电或是休眠时则会有大量的连续写入操作。若以逻辑编程单元来管理可复写式非易失性存储器模块且在进行非连续写入一段时间以后进行连续写入，则连续写入的速度可能会因为要进行垃圾收集(garbage collect1n)而大幅的下降,进而无法在预设时间内完成上述大量的连续写入操作。因此，如何在此情况下确保连续写入的速度会高于目标值，为本领域技术人员所关心的议题。
【发明内容】
[0005]本发明提供一种数据写入方法、存储器储存装置与存储器控制电路单元，可以确保连续写入的速度会高于一个目标值。
[0006]本发明一范例实施例提出一种数据写入方法，用于可复写式非易失性存储器模块。此可复写式非易失性存储器模块包括多个物理抹除单元，并且每一个物理抹除单元包括多个物理编程单元。此数据写入方法包括:配置多个逻辑地址，其中这些逻辑地址组成多个逻辑编程单元，并且这些逻辑编程单元组成多个逻辑抹除单元；将逻辑抹除单元分为第一区与第二区；接收来自主机系统的写入指令，其指示将第一数据写入至至少一个第一逻辑地址，并且第一逻辑地址属于第一逻辑抹除单元；判断第一逻辑抹除单元属于第一区或是第二区；若第一逻辑抹除单元属于第一区，执行第一写入程序；若第一逻辑抹除单元属于第二区，执行第二写入程序。第一写入程序包括:提取一闲置物理编程单元；以及将第一数据写入至闲置物理编程单元。其中该闲置物理编程单元属于第一物理抹除单元，第一物理抹除单元还储存属于第二逻辑抹除单元的数据，并且第二逻辑抹除单元不同于第一逻辑抹除单元。第二写入程序包括:提取第二物理抹除单元；以及将第一数据写入至第二物理抹除单元。其中第二物理抹除单元中所有的有效数据都属于第一逻辑抹除单元。
[0007]在一范例实施例中，上述的数据写入方法还包括:根据一目标写入速度决定第一比率与第二比率。其中第一比率的逻辑抹除单元属于第一区，并且第二比率的逻辑抹除单兀属于第二区。
[0008]在一范例实施例中，上述的第一写入程序具有随机写入速度，第二写入程序具有连续写入速度。上述决定第一比率与第二比率的步骤包括:设定第一比率与第二比率，使得第一比率与随机写入速度的相乘加上第二比率与连续写入速度的相乘大于等于目标写入速度。
[0009]在一范例实施例中，上述的逻辑抹除单元是交错地属于第一区与第二区。
[0010]在一范例实施例中，上述的逻辑抹除单元中一连续部分的逻辑抹除单元是属于第一区，并且另一连续部分的逻辑抹除单元是属于第二区。
[0011]在一范例实施例中，上述的数据写入方法还包括:选取第三物理抹除单元；判断第三物理抹除单元中的有效数据属于第一区或是第二区；若第三物理抹除单元中的有效数据属于第一区，执行第一垃圾收集程序。此第一垃圾收集程序包括:将第三物理抹除单元中的有效数据搬移至第四物理抹除单元，其中第四物理抹除单元储存属于不同逻辑抹除单元的数据；以及抹除第三物理抹除单元。
[0012]在一范例实施例中，上述的数据写入方法还包括:若第三物理抹除单元中的有效数据属于第二区，执行第二垃圾收集程序。此第二垃圾收集程序包括:取得第三物理抹除单元所映射的第三逻辑抹除单元，其中第三逻辑抹除单元还映射至第四物理抹除单元，并且第四物理抹除单元中所有的有效数据都属于第三逻辑抹除单元；整并第三物理抹除单元与第四物理抹除单元中的有效数据至第五物理抹除单元，其中第五物理抹除单元中所有的有效数据都属于第三逻辑抹除单元；抹除第三物理抹除单元。
[0013]本发明一范例实施例提出一种存储器储存装置，包括连接接口单元、上述的可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元是用以电性连接至主机系统。存储器控制电路单元是电性连接至连接接口单元与可复写式非易失性存储器模块，用以配置上述的逻辑地址。存储器控制电路单元用以将逻辑抹除单元分为第一区与第二区，并且接收来自主机系统的写入指令，其指示将第一数据写入至至少一个第一逻辑地址，并且第一逻辑地址属于第一逻辑抹除单元。存储器控制电路单元也用以判断第一逻辑抹除单元是属于第一区或是第二区。若第一逻辑抹除单元是属于第一区，存储器控制电路单元用以提取一闲置物理编程单元，并且将第一数据写入至此闲置物理编程单元。此闲置物理编程单元属于第一物理抹除单元，第一物理抹除单元还储存属于第二逻辑抹除单元的数据，并且第二逻辑抹除单元不同于第一逻辑抹除单元。若第一逻辑抹除单元属于第二区，存储器控制电路单元用以提取第二物理抹除单元，并且将第一数据写入至第二物理抹除单元，其中第二物理抹除单元中所有的有效数据都属于第一逻辑抹除单元。
[0014]在一范例实施例中，上述的存储器控制电路单元还用以根据一目标写入速度决定第一比率与第二比率。其中第一比率的逻辑抹除单元是属于第一区，并且第二比率的逻辑抹除单元是属于第二区。
[0015]在一范例实施例中，上述的第一写入程序具有随机写入速度，并且第二写入程序具有连续写入速度。存储器控制电路单元设定第一比率与第二比率，使得第一比率与随机写入速度的相乘加上第二比率与连续写入速度的相乘大于等于目标写入速度。
[0016]在一范例实施例中，上述的存储器控制电路单元还用以选取第三物理抹除单元，并且判断第三物理抹除单元中的有效数据属于第一区或是第二区。若第三物理抹除单元中的有效数据是属于第一区，存储器控制电路单元用以执行上述的第一垃圾收集程序。
[0017]在一范例实施例中，若第三物理抹除单元中的有效数据属于第二区，存储器控制电路单元用以执行上述的第二垃圾收集程序。
[0018]本发明一范例实施例提出一种存储器控制电路单元，用于控制上述的可复写式非易失性存储器模块。存储器控制电路单元包括主机接口、存储器接口与存储器管理电路。主机接口是用以电性连接至主机系统。存储器接口是用以电性连接至可复写式非易失性存储器模块。存储器管理电路是电性连接至主机接口与存储器接口，用以配置上述的逻辑地址。存储器管理电路用以将逻辑抹除单元分为第一区与第二区，并且接收来自主机系统的写入指令，其指示将第一数据写入至至少一个第一逻辑地址，并且第一逻辑地址属于第一逻辑抹除单元。存储器管理电路也用以判断第一逻辑抹除单元是属于第一区或是第二区。若第一逻辑抹除单元是属于第一区，存储器管理电路用以提取一闲置物理编程单元，并且将第一数据写入至此闲置物理编程单元。此闲置物理编程单元属于第一物理抹除单元，第一物理抹除单元还储存属于第二逻辑抹除单元的数据，并且第二逻辑抹除单元不同于第一逻辑抹除单元。若第一逻辑抹除单元属于第二区，存储器管理电路用以提取第二物理抹除单元，并且将第一数据写入至第二物理抹除单元，其中第二物理抹除单元中所有的有效数据都属于第一逻辑抹除单元。
[0019]在一范例实施例中，上述的存储器管理电路还用以根据一目标写入速度决定第一比率与第二比率。其中第一比率的逻辑抹除单元是属于第一区，并且第二比率的逻辑抹除单元是属于第二区。
[0020]在一范例实施例中，上述的第一写入程序具有随机写入速度，并且第二写入程序具有连续写入速度。存储器管理电路设定第一比率与第二比率，使得第一比率与随机写入速度的相乘加上第二比率与连续写入速度的相乘大于等于目标写入速度。
[0021]在一范例实施例中，上述的存储器管理电路还用以选取第三物理抹除单元，并且判断第三物理抹除单元中的有效数据属于第一区或是第二区。若第三物理抹除单元中的有效数据是属于第一区，存储器管理电路用以执行上述的第一垃圾收集程序。
[0022]在一范例实施例中，若第三物理抹除单元中的有效数据属于第二区，存储器管理电路用以执行上述的第二垃圾收集程序。
[0023]基于上述，本发明范例实施例提出的数据写入方法、存储器储存装置与存储器控制电路单元，可以将逻辑抹除单元分为第二区与第一区，使得在任何情况下连续写入的速度都会高于目标写入速度。
[0024]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0025]图1A是根据一范例实施例所绘示的主机系统与存储器储存装置。
[0026]图1B是根据一范例实施例所绘示的计算机、输入/输出装置与存储器储存装置的示意图。
[0027]图1C是根据一范例实施例所绘示的主机系统与存储器储存装置的示意图。
[0028]图2是绘示图1A所示的存储器储存装置的概要方块图。
[0029]图3是根据一范例实施例所绘示的存储器控制电路单元的概要方块图。
[0030]图4是根据一范例实施例所绘示的管理可复写式非易失性存储器模块的范例示意图。
[0031]图5A?图是根据一范例实施例绘不第一写入程序的不意图。
[0032]图6是根据一范例实施例绘示第二写入程序的示意图。
[0033]图7A与图7B是根据范例实施例绘示第二区与第一区的分配示意图。
[0034]图8是根据一范例实施例绘示数据写入方法的流程图。
[0035][标号说明]
[0036]1000:主机系统 1100:计算机
[0037]1102:微处理器 1104:随机存取存储器
[0038]1106:输入/输出装置1108:系统总线
[0039]1110:数据传输接口 1202:鼠标
[0040]1204:键盘1206:显示器
[0041]1208:打印机1212:随身盘
[0042]1214:存储卡1216:固态硬盘
[0043]1310:数字相机1312: