用于集成电路制造的方法
【专利说明】用于集成电路制造的方法
[0001]相关申请的交叉参考
[0002]本申请要求于2014年4月25日提交的名称为“Method for Integrated CircuitManufacturing”的第61/984，572号美国临时专利申请的优先权，其全部内容结合于此作为参考。
技术领域
[0003]本发明一般地设计半导体技术领域，更具体地，涉及集成电路的制造方法。
【背景技术】
[0004]当半导体技术朝向更小的部件尺寸(诸如45纳米(nm)、28nm及小于28nm)不断发展时，集成电路(IC)设计和制造就更具有挑战性。例如，光刻用于将设计图案转移至晶圆。光刻在较小的技术节点处的成像误差导致了不符合要求的图案转移。例如，器件部件上的被设计为具有直角的拐角的圆形拐角在更小的节点中变得更加显著或更加重要，从而阻止器件不能按要求运行。不准确的或形状差的器件部件的其他实例包括夹断、颈缩、桥接、凹陷、磨损、金属线厚度变化和其他影响器件性能的特征。
[0005]通常，在将设计图案用于IC制造工艺中后来的操作(诸如创建掩模的操作或暴露晶圆的光刻工艺)之前，可以在设计图案上执行光学邻近校正(OPC)以帮助缓解一些这样的困难。OPC可以基于模拟的IC制造工艺来修改设计图案的形状和/或插入辅助部件(AF)0
[0006]然而，随着光刻图案化的发展，一些其他的成像效果是不可避免的，并且那些成像效果与图案在掩模上的位置或成像工具有关。对于28nm技术节点及小于28nm的技术节点，由那些位置效应所引起的主要部件变形的严重程度对于器件性能、质量和稳定性来说是不可接受的。因此，希望校正图案以有效且高效地解决那些成像效果的问题。
【发明内容】
[0007]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括:接收集成电路(IC)的设计布局，其中，所述设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案；基于对所述IC设计布局的位置效应分析将所述IC区划分为多组，使得每一组中的所有IC区都具有基本相同的位置效应；使用包括位置效应的校正模型对所述IC设计布局执行校正工艺，从而生成校正的IC设计布局，其中，所述校正工艺包括:对一组中的第一 IC区执行第一校正，从而修改所述第一 IC区中的最初IC图案，以生成所述第一 IC区中的第一校正的IC图案；将所述第一校正的IC图案复制到所述相应的一组中的其他IC区，从而用所述第一校正的IC图案来代替所述其他IC区中的最初IC图案；和对于每一组重复执行所述第一校正步骤和所述复制步骤；以及将所述校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。
[0008]在该方法中，所述校正模型包括邻近效应。
[0009]在该方法中，对所述第一 IC区执行所述第一校正包括对所述第一 IC区执行切割工艺。
[0010]在该方法中，所述位置效应分析包括:比较两个IC区的对应的感兴趣的点处的所述两个IC区的位置效应；以及如果每一个对应的感兴趣的点处的位置效应偏差在相应的阈值范围内，则将所述两个IC区处理为具有基本相同的位置效应。
[0011]在该方法中，所述感兴趣的点是像素。
[0012]在该方法中，所述感兴趣的点是目标点、片段、多边形、图案或区域。
[0013]在该方法中，对所述感兴趣的点的第一部分分配与所述感兴趣的点的第二部分不同的阈值。
[0014]在该方法中，对所有的所述感兴趣的点分配相同的阈值。
[0015]该方法还包括提供坐标表，所述坐标表包括与每一个IC区都相关联的坐标集。
[0016]在该方法中，对所述第一 IC区执行所述第一校正包括:根据所述位置效应和相应的坐标集校正所述第一 IC区的最初IC图案，从而生成修改的IC图案；使用所述校正模型模拟所述修改的IC图案，以生成所述修改的IC图案的轮廓；评估所述修改的IC图案的轮廓，以判断所述轮廓根据标准是否是可接受的；以及如果所述轮廓是不可接受的，则根据所述位置效应和所述相应的坐标集校正所述修改的IC图案。
[0017]根据本发明的另一方面，提供了一种方法，包括:接收集成电路(IC)的设计布局，其中，所述设计布局包括多个IC区，并且每一个IC区都包括相同的最初IC设计图案；对所述IC设计布局执行位置效应分析，从而将所述IC区划分为多组，其中，每一组都包括至少一个IC区，并且所述每一组中的所有IC区都具有基本相同的位置效应；对于所述每一组，执行校正工艺，包括:使用包括位置效应的校正模型对相应组中的第一 IC区执行第一校正，从而修改所述最初IC设计图案，以生成所述第一 IC区中的第一校正的IC设计图案；和将所述第一校正的IC设计图案复制到所述相应组的其他IC区，从而用所述第一校正的IC设计图案来代替所述相应组的其他IC区中的最初IC设计图案；以及完成校正的IC设计布局，该校正的IC设计布局可通过以下工具中的至少一种使用:掩模掩蔽工具和光刻工具。
[0018]在该方法中，对所述第一 IC区执行所述第一校正步骤包括以重复的方式执行所述第一校正步骤，直到所述第一校正的IC设计图案根据预定的标准是可接受的。
[0019]该方法还包括提供包括用于所述每一个IC区的坐标的坐标表，其中，对所述第一IC区执行所述第一校正包括使用所述校正模型和所述坐标表中提供的所述第一 IC区的相应的坐标。
[0020]在该方法中，所述校正模型包括邻近效应。
[0021]在该方法中，执行所述位置效应分析包括:根据分辨率等级来比较两个IC区的位置效应，以生成第一偏差；以及如果所述第一偏差根据预定的标准是可接受的，则将所述两个IC区放入一组。
[0022]在该方法中，所述分辨率等级是像素、目标点、片段、多边形、图案和区域中的一个。
[0023]在该方法中，所述预定的标准包括一个或多个可接受的阈值。
[0024]根据本发明的又一方面，提供了一种方法，包括:接收集成电路(IC)设计布局，所述集成电路设计布局具有多个非重叠的IC区，每一个IC区都包括相同的最初IC图案；基于对所述IC设计布局的位置效应分析来识别多个第一 IC区和多个第二 IC区，其中，所述每一个第二 IC区都与一个第一 IC区相关联，以在这两者之间具有基本相同的位置效应；使用包括邻近效应和位置效应的校正模型对所述IC设计布局执行校正工艺，从而生成校正的IC设计布局，其中，所述校正工艺包括:将第一校正应用于每一个第一 IC区，并且生成所述每一个第一 IC区中的校正的IC图案；和对于所述每一个第二 IC区，用与所述相应的一个第二 IC区的相关联的一个第一 IC区中的校正的IC图案来代替所述相应的一个第二 IC区中的最初IC图案；以及完成所述校正的IC设计布局，所述校正的IC设计布局可通过以下工具中的至少一种使用:掩模掩蔽工具和电子束光刻工具。
[0025]在该方法中，所述识别步骤包括:将所述IC区分划为多组，其中，基于分辨率等级的比较，相应组内的所有IC区都具有基本相同的位置效应；以及对于每一组，指定第一 IC区作为所述第一 IC区中一个第一 IC区，并且指定所有的其他IC区作为与所述第一 IC区相关联的第二 IC区。
[0026]在该方法中，所述分辨率等级是像素、目标点、片段、多边形、图案和区域中的一个。
【附图说明】
[0027]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0028]图1根据实施例中的本发明的方面构建的IC设计布局的示意图。
[0029]图2是根据实施例的IC制造方法的流程图。
[0030]图3、图4和图5示出了对图1中的IC设计布局的位置效应分析的实施例。
[0031]图6示出了图1的IC设计布局的主要部件的实施例。
[0032]图7是实施本发明的一个或多个实施例的计算机系统的示图。
【具体实施方式】
[0033]以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0034]图1是用于示出本发明的发明概念的目的而构建的示例性IC设计布局120的示意图。用多个IC区122(分别标注为1、2、3、…、1、(i+l)、…、N)来限定IC设计布局120。在本实例中，IC设计布局120包括35个IC区122。为了简洁的目的，在以下讨论中，第i个IC区122被称为IC区122-1。而且，如IC区122-34和122-35所示，IC区122中的每一个均包括相同的最初IC图案124。IC图案124包括对应于金属图案、氧化物图案或半导体层图案的一个或多个主要部件，其中金属图案、氧化物图案或半导体层图案组成要制