一种芯片设计阶段可靠性评估方法和装置的制造方法
【技术领域】
[0001]本发明涉及芯片设计和产品可靠性评估技术领域，具体地，涉及一种芯片设计阶段可靠性评估方法和装置。
【背景技术】
[0002]随着CMOS的特征尺寸已经进入了深亚微米阶段，其元器件密度、工作速度以及集成电路规模逐渐增加，集成电路的能耗密度越来越大，导致片上温度越来越高，从而带来的发热问题对集成电路的影响也日益严重。集成电路的功耗密度和工作温度的提高必然造成集成电路性能和可靠性的降低。对于复杂的芯片如何能够对其长期工作的可靠性进行评估就成为一个重要的问题。
[0003]当工艺特征较小时候(制造工艺<45nm)芯片的功耗和可靠性之间的矛盾就越发的尖锐，传统的设计流程先设计后可靠性，可靠性失效再修改版图，如此反复直到产品开发成功。基于传统的设计流程已经大大不能满足产品开发的需求，建立芯片在设计阶段失效评估的方法能大大的缩短产品的开发周期。
[0004]随着CMOS的特征尺寸已经进入了深亚微米阶段，其元器件密度、工作速度以及芯片规模逐渐增加，芯片的能耗密度越来越大，导致片上温度越来越高，将会造成芯片可靠性恶劣退化，继而严重影响芯片整体性能。然而，智能电网终端设备一般安装于室外，其核心芯片不可避免会遭受超高/低温、盐雾、高湿度、强电磁辐射等恶劣自然环境的影响，这对电力工业级芯片在保障其24小时不断电稳定运行10年以上的高可靠性要求而言，将会面临巨大的挑战。
【发明内容】
[0005]为了解决现有技术中存在的无法对芯片设计阶段进行可靠性评估的技术问题，本发明提出了一种芯片设计阶段可靠性评估方法和装置。
[0006]本发明的芯片设计阶段可靠性评估方法，包括:
[0007]根据确定的芯片功能划分功能模块，并根据所述功能模块的需求进行网表设计；
[0008]根据BS頂器件模型对所述网表进行前仿真，当前仿真结果满足所述功能模块的需求时，进行版图绘制；
[0009]在版图绘制完成后，提取布线后的寄生的电容和电阻，根据BS頂器件模型对提取后的网表进彳丁后仿真；
[0010]当后仿真结果满足所述功能模块的需求时，根据预先建立的老化BS頂器件模型再次进行仿真；
[0011]当再次仿真结果满足所述功能模块的需求时，则进行制版流片。
[0012]本发明的芯片设计阶段可靠性评估方法，基于传统的器件老化方法和现有工业标准的BS頂器件模型，将两者相互结合起来，在芯片设计阶段就能评估出芯片的寿命；与传统的开发流程相比较，可以大大的缩小产品的开发周期，减少修改光刻板的次数，进而降低开发成本。
[0013]本发明的芯片设计阶段可靠性评估装置，包括:
[0014]网表设计模块，用于根据确定的芯片功能划分功能模块，并根据所述功能模块的需求进行网表设计；
[0015]前仿真模块，用于根据BS頂器件模型对所述网表进行前仿真，当前仿真结果满足所述功能模块的需求时，进行版图绘制；
[0016]后仿真模块，用于在版图绘制完成后，提取布线后的寄生的电容和电阻，根据BS頂器件模型对提取后的网表进行后仿真；
[0017]再次仿真模块，用于当后仿真结果满足所述功能模块的需求时，根据预先建立的老化BS頂器件模型再次进行仿真；
[0018]制版流片模块，用于当再次仿真结果满足所述功能模块的需求时，则进行制版流片。
[0019]本发明的芯片设计阶段可靠性评估装置，基于传统的器件老化方法和现有工业标准的BS頂器件模型，将两者相互结合起来，在芯片设计阶段就能评估出芯片的寿命；与传统的开发流程相比较，可以大大的缩小产品的开发周期，减少修改光刻板的次数，进而降低开发成本。
[0020]本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
[0021]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
【附图说明】
[0022]附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中:
[0023]图1为本发明实施例一的方法流程图；
[0024]图2为本发明实施例二的方法流程图；
[0025]图3为本发明实施例三的方法流程图；
[0026]图4为本发明实施例四的装置结构示意图。
【具体实施方式】
[0027]下面结合附图，对本发明的【具体实施方式】进行详细描述，但应当理解本发明的保护范围并不受【具体实施方式】的限制。
[0028]为了解决现有技术中存在的无法对芯片设计阶段进行可靠性评估的技术问题，本发明提出了一种芯片设计阶段可靠性评估方法和装置。为了能研发出高可靠性的电力级工业芯片，基于如图1所示的传统的芯片开发流程，提出了一种老化BS頂(Berkeleyshort-channel IGFET model，伯克利短沟道绝缘栅场效应晶体管模型)器件模型的方法，将该老化BS頂器件模型用于芯片设计阶段的仿真，以此建立芯片寿命预测系统，在芯片设计阶段就可以完成芯片寿命的评估，即如图2所示。
[0029]BS頂器件模型是由美国加利福尼亚州伯克利分校开发的，用于测试电路仿真和CMOS技术发展(CMOS technology development)的一种基于物理的，具有精确性、可升级性、健壮性、语言性等特点的软件模拟系统，能提供标准电路的直流分析，瞬时分析，交流分析等数据。BS頂器件模型是测试电路仿真的一种工业标准，并得到了 EIA Compact Modelcouncil (CMC)的支持。CMC是包含多达20个知名企业的联合组织，其中包括IBM、Intel、T1、Motorola、AMD、Philips 等知名 IT 企业。
[0030]BS頂器件模型是一个成熟的工业标准仿真模型，在衬底电阻网络、隧穿电流、饱和电流原理和应力模型等方面有一系列的功能增强以支持技术进步的需求。
[0031]实施例一
[0032]如图1所示，传统的芯片开发流程包括:
[0033]步骤101:首先要进行芯片的市场调研，确定芯片的功能，根据芯片的功能划分功能模块；依据定义好的功能模块的功能进行电路的网表设计，在电子设计自动化中，网表(netlist)，或称连线表，是指用基础的逻辑门来描述数字电路连接情况的描述方式。
[0034]步骤102:将BS頂器件模型导入网表中进行电路的仿真，此步骤为前仿真；根据BS頂器件模型对网表设计阶段的电路进行仿真的步骤为芯片设计领域的公知常识，在相关工业标准中有详细描述，在此不再赘述。
[0035]步骤103:判断前仿真结果是否能满足功能模块的需求，如果能则转入步骤104 ;如果不能则返回步骤101，修改电路网表进而再次仿真，直到能够满足所定义的功能模块的需求。
[0036]步骤104:进行版图绘制，即根据网表的连接关系、电流、功耗等边界条件绘制版图。
[0037]步骤105:在版图绘制完成后，提取布线后的寄生的电容和电阻；
[0038]步骤106:根据BS頂器件模型对提取后的网表进行再次仿真，此步骤称为后仿真；后仿真与前仿真的操作步骤类似，区别主要在于仿真的时间节点不同。