存储装置及其控制方法
【专利说明】存储装置及其控制方法
[0001]相关申请的交叉引用
[0002]本申请基于并要求2014年7月11日提交的编号为2014-143683的日本专利申请的优先权益，该申请的全部内容通过引用的方式在此纳入。
技术领域
[0003]此处描述的实施例一般地涉及存储装置及其控制方法。
【背景技术】
[0004]在相关技术中，为了实现大数据容量和高速数据访问，通过磁存储单元和诸如NAND闪存之类的半导体存储单元来配置混合驱动器。一类混合驱动器使用半导体存储单元作为磁存储单元的高速缓冲存储器。
【发明内容】
[0005]示例性实施例提供了一种针对来自主机的读取请求提高响应速度的存储装置及其控制方法。
[0006]—般而言，根据一个实施例，存储装置包括:磁存储单元，其存储数据；半导体存储单元，诸如NAND存储器或闪存；以及控制器，其被配置为基于数据的访问历史，判定是否控制所述半导体存储单元以存储一部分数据，以及根据所述判定，控制所述半导体存储单元以存储该部分数据。
【附图说明】
[0007]图1是根据第一实施例的存储装置的框图。
[0008]图2示出根据第一实施例的存储装置的缓存信息存储单元的表结构。
[0009]图3示出根据第一实施例的存储装置的缓存属性存储单元的表结构。
[0010]图4是在根据第一实施例的存储装置的CPU执行控制程序时产生的要素的框图。
[0011]图5是针对根据第一实施例的存储装置的NAND存储器的缓存处理的流程图。
[0012]图6是根据第一实施例的存储装置中的数据读取处理的流程图。
[0013]图7示出根据第二实施例的存储装置的缓存信息存储单元的表结构。
[0014]图8示出针对根据第二实施例的存储装置的磁介质的每个状态，在通过头寻道之前执行的操作。
[0015]图9示出针对根据第二实施例的存储装置的磁介质的每个状态，在数据读取之前的时间段。
【具体实施方式】
[0016](第一实施例)
[0017]图1是根据第一实施例的存储装置的框图。如图1所示，存储装置100包括主机I/F 101、缓冲器102、第一信号处理单元103、NAND存储器104、第二信号处理单元105、头106、磁记录介质107、读写通道108、VCM 109、主轴电动机110、驱动器1C 111、主控制器112和闪存113。
[0018]此外，在从磁记录介质107读取数据之前，开始从NAND存储器104读取数据。例如，即使在磁记录介质107正以固定旋转的方式旋转时，寻道时间(头106的移动时间)和旋转延迟时间也是必要的，直到数据被从磁记录介质107读取。与之相反，由于寻道时间和旋转延迟时间对于NAND存储器104而言不是必要的，因此可以立即开始从NAND存储器104读取数据。
[0019]主机I/F 101执行与主机(未示出)兼容接口的标准对应的处理。例如，主机1/F 101将从主机接收到的命令、数据等输出到HDC 121。此外，主机I/F 101将从NAND存储器104或磁记录介质107读取的数据、来自HDC 121或CPU 122等的响应发送到主机。
[0020]缓冲器102临时存储由NAND控制器142从主机接收到的数据，直到该数据被存储在NAND存储器104中。另外，缓冲器102临时存储从NAND存储器104读取的数据，直到该数据被发送到主机。此外，缓冲器102临时存储从磁记录介质107读取的数据，直到该数据被发送到主机，或者被存储在NAND存储器104中。缓冲器102例如由诸如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)之类的通用存储器来配置。
[0021]第一信号处理单元103针对从缓冲器102接收到的数据以及要被写入NAND存储器104的数据执行转换处理。该转换处理例如包括DA转换、编码处理等。另外，第一信号处理单元103针对从NAND存储器104读取的信号执行转换处理。该转换处理例如包括AD转换、解码处理等。
[0022]第二信号处理单元105针对要被写入磁记录介质107的数据执行转换处理。该转换处理例如包括DA转换、编码处理等。另外，第二信号处理单元105针对从磁记录介质107读取的信号执行转换处理。该转换处理例如包括AD转换、解码处理等。此外，第二信号处理单元105可对头106所读取的信号执行检测或放大。
[0023]头106对磁记录介质107写入数据。此外，头106从磁记录介质107读取数据。
[0024]音圈电动机(VCM) 109被用于头106相对于磁记录介质107的定位控制。
[0025]磁记录介质107是多个磁盘，每个磁盘都能读取和写入数据。主轴电动机110使多个磁盘旋转。
[0026]驱动器1C 111根据CPU 122的控制来控制VCM 109的驱动。另外，驱动器1C 111根据CPU 122的控制来控制主轴电动机110的旋转。
[0027]读写通道108在头106与HDC 121之间执行数据传输。例如，读写通道108对从HDC 121提供的数据和要被写入磁记录介质107的数据执行代码调制，并将数据提供给第二信号处理单元105。另外，读写通道108对使用头106从磁记录介质107读取的、并由第二信号处理单元105转换的数据执行代码解调，并将数据作为数字数据输出到HDC 121。
[0028]NAND存储器104包括数据区域和管理区域。数据区域是这样的区域:其中，对来自主机的数据或来自磁记录介质107的数据进行缓存，并且从该区域可以高速执行数据读取。管理区域存储用于管理NAND存储器104的数据区域的信息，并且包括缓存信息存储单元131和缓存属性存储单元132。也就是说，缓存信息存储单元131和缓存属性存储单元132被存储在非易失性存储单元中。
[0029]缓存信息存储单元131存储与存储在NAND存储器104中的数据相关的信息。图2例示出根据第一实施例的存储在缓存信息存储单元131中的信息的结构。如图2所示，缓存信息存储单元131将逻辑块地址(LBA)、块(数据大小)和属性以彼此关联的方式进行存储。
[0030]逻辑块地址(LBA)将存储在NAND存储器104中的数据的起始位置表示为主机管理的逻辑地址。块表示存储在NAND存储器104中的数据的大小。属性表示当访问数据时从主机接收的命令的属性。
[0031]例如，当缓存信息存储单元131存储LBA “ 1000h”、块“2000h”和属性“顺序读取(sequential reading) ”时，其表示从起始地址(LBA) “ 1000h”开始的块为“2000h”的数据存储在NAND存储器104中。
[0032]同时，对于随机读取，每当待读取数据的位置更改时，寻道时间(头106的移动时间)和旋转延迟时间都是必要的。与之相反，顺序读取允许在已经执行了寻道和旋转延迟之后连续读取数据。为此，顺序读取允许在旋转延迟之后以相对高的速度执行数据读取。
[0033]因此，根据实施例，在顺序读取的情况下，可在寻道和旋转延迟期间从NAND存储器104发送到主机的数据被存储在NAND存储器104中。也就是说，NAND控制器142从NAND存储器104读取数据，同时CPU 122通过驱动器1C 111使头106执行寻道和旋转延迟。此夕卜，当寻道和旋转延迟完成时，HDC 121根据来自CPU 122的命令，从磁记录介质107读取在从NAND存储器104读取的数据之后的数据。通过此方式，由于可以在顺序读取期间执行高速数据读取，并且减少存储在NAND存储器104中的数据量，因此NAND存储器104可被有效地使用。
[0034]为此，在缓存信息存储单元131中，存储在NAND存储器104中的数据和属性彼此相关联。设定指示是否为顺序读取的信息，作为所接收到的命令的属性。
[0035]返回图1，缓存属性存储单元132存储针对存储在NAND存储器104中的数据要执行的动作。图3例示出存储在缓存属性存储单元132中的信息的结构。如图3所示，缓存属性