器141A使用第一缩放技术垂直地缩放像素ISP。
[0097]水平缩放器147A使用由系数计算器147-2产生的系数C1至C8水平地缩放已垂直缩放的像素VSP。换而言之，水平缩放器147A使用第一缩放技术水平地缩放已垂直缩放的像素VSP。结果，在操作S114中，硬件缩放器140A使用第一缩放技术垂直地缩放像素ISP并使用第一缩放技术水平地缩放已垂直缩放的像素VSP。
[0098]在其他实施例中，当第二 SFR 130-2中存储的数据是“0”并且第一 SFR 130-1中存储的数据是“10”时，分析器145A向控制电路141-1A和147-1A传送指示启用系数计算器141-4和147-4的选择信号SEL。控制电路141-1A和147-1A分别产生用于分别启用系数计算器141-4和147-4的使能信号EN1和使能信号EN2。
[0099]因此，垂直缩放器141A使用由系数计算器141-4产生的系数C1至C4垂直地缩放像素ISP。换而言之，垂直缩放器141A使用第三缩放技术垂直地缩放像素ISP。
[0100]水平缩放器147A使用由系数计算器147-4产生的系数C1至C4水平地缩放已垂直缩放的像素VSP。换而言之，水平缩放器147A使用第三缩放技术水平地缩放已垂直缩放的像素VSP。因此，在操作S114中，硬件缩放器140A使用第三缩放技术垂直地缩放像素ISP并使用第三缩放技术水平地缩放已垂直缩放的像素VSP。
[0101]然而，当第二 SFR 130-2中存储的数据是“1”并且第一 SFR 130-1中存储的数据是“00”和“01”时，分析器145A在操作S116中分析存储在行存储器143中的像素的图案。当分析的图案是第二图案时，分析器145A在操作S118中基于分析的图案和第一 SFR 130-1中存储的数据“00”和“01”向控制电路141-1A和147-1A传送指示启用系数计算器141-3和147-3的选择信号SEL。
[0102]在操作S120中，控制电路141-1A和147-1A分别产生分别用于启用系数计算器141-3和147-3的信号EN1和EN2。因此，垂直缩放器141A使用由系数计算器141-3产生的系数C1、C3、C5和C7而垂直地缩放像素ISP。换而言之，垂直缩放器141A使用第二缩放技术垂直地缩放像素ISP。
[0103]水平缩放器147A使用由系数计算器147-3产生的系数Cl、C3、C5和C7水平地缩放已垂直缩放的像素VSP。换而言之，水平缩放器147A使用第二缩放技术水平地缩放已垂直缩放的像素VSP。结果，硬件缩放器140A在操作S122中使用第二缩放技术垂直地缩放像素ISP并且使用第二缩放技术水平地缩放已垂直缩放的像素VSP。
[0104]图10是根据所公开主题的其他实施例的硬件缩放器140B和数据存储装置130B的框图。图11是存储在图10中示出的第三数据存储装置130-3中的数据的示图。
[0105]参照图10，硬件缩放器140B包括垂直缩放器141A、行存储器143、分析器145B和水平缩放器147A。出于便于描述的目的，在图10中与硬件缩放器140B —起示出了 CPU110B、DMA控制器120、数据存储装置130B和存储器300。CPU 110B是图1中示出的CPU110的另一个示例，数据存储装置130B是图1中示出的数据存储装置130的另一个示例，硬件缩放器140B是图1中示出的缩放器140的另一个示例。
[0106]数据存储装置130B包括第一数据存储装置130-1、第二数据存储装置130-2和第三数据存储装置130-3。第三数据存储装置130-3可以作为第三SFR 130-3来实现。
[0107]如图11中所示，在一个实施例中在第三SFR 130-3中由CPU 110B设置的数据可以指示“变化模式”。例如，设置在第三SFR 130-3中的数据可以是指将被解析或分析的像素的数量(或尺寸、形状等)。当设置在第三SFR 130-3中的数据是“0”时，分析器145B可以分析每个窗口(或由第三SFR 130-3中的值限定的部分)中像素的图案，并可以根据分析结果对每个窗口使用缩放技术。窗口可以包括一组mXm个像素，其中，“m”是至少为2的自然数或整数。理解的是，上面仅是一个举例说明的示例，所公开的主题不限于此。
[0108]在示出的实施例中，当设置在第三SFR 130-3中的数据是“1”时，分析器145B可以以多行为单位分析像素的图案，并且可以根据分析结果基于单位的这些行来改变缩放技术。例如，分析器145B可以分析每N(N是至少为2的自然数，例如，4等)行像素的图案，并可以根据分析结果每N行地改变缩放技术。换而言之，包括在N行中的像素中的一些可以被包括在窗口中。
[0109]例如，当图像頂的分辨率是1920X 1080，N行中包括的像素的数量是4X 1080时，窗口可以包括4X4个像素。因此，当以单位的行来分析像素时，分析器145B分析的像素的数量可以等于行存储器143中存储的像素的数量，或者当每窗口地分析像素时，分析器145B分析的像素的数量可以小于行存储器143中存储的像素的数量。因此，当像素ISP存储在行存储器143中时，将被分析器145B分析的像素的数量可以等于或小于像素ISP的数量。
[0110]分析器145B可以确定是否执行自适应变化，并且如果这样，则基于第一 SFR130-1中存储的数据、第二SFR 130-2中存储的数据和第三SFR 130-3中存储的数据确定是对每个窗口还是以行为单位来执行自适应变化。当分析器145B执行自适应变化时，分析器145B可以在每个窗口中或以行为单位来分析像素的图案。
[0111]图12是根据所公开主题的另外其他实施例的硬件缩放器140C和数据存储装置130C的框图。图13是在图12中示出的垂直缩放器141B和水平缩放器147B的详细框图。
[0112]参照图12，硬件缩放器140C包括垂直缩放器141B、行存储器143、分析器145C和水平缩放器147B。出于方便描述的目的，在图12中与硬件缩放器140C —起示出了 CPU110C、DMA控制器120、数据存储装置130C和存储器300。CPU 110C是在图1中示出的CPU110的又一个示例，数据存储装置130C是在图1中示出的数据存储装置130的又一个示例，硬件缩放器140C是在图1中示出的缩放器140的又一个示例。
[0113]数据存储装置130C包括第一数据存储装置130-1、第二数据存储装置130-2和第四数据存储装置130-4。第四数据存储装置130-4可以作为第四SFR 130-4来实现。第四SFR 130-4可以存储由CPU 110C产生的系数(例如，垂直缩放系数和水平缩放系数)。在示出的实施例中，数据存储装置130C可以仅包括三个总数据存储装置(装置130-1、130-2和130-4等)，但是数据存储装置130-4可以被称为第四数据存储装置，以免使其与图10的第三数据存储装置130-3混淆。
[0114]分析器145C可以基于第一 SFR 130-1中存储的数据和第二 SFR 130-2中存储的数据来确定是否执行自适应变化和可以支持自适应变化的缩放技术的类型。当分析器145C执行自适应变化时，分析器145C可以对存储在行存储器143中的像素的图案进行分析。
[0115]在各个实施例中，第一 SFR 130-1可以包括指示执行第六缩放技术(例如，多相滤波缩放技术)的数据。在这样的实施例中，垂直缩放器141B和水平缩放器147B响应于选择信号SEL执行第六缩放技术。
[0116]参照图3至图5、图7和图8以及图12和图13，当分析器145C分析的图案包括对角部分A1和A2时，分析器145C向控制电路141-1B和147-1B传送选择信号SEL。因此，垂直缩放器141B和水平缩放器147B响应于选择信号SEL而执行第六缩放技术。控制电路141-1B产生用于禁用系数计算器141-2至141-4的信号EN1，控制电路147-1B产生用于禁用系数计算器147-2至147-4的信号EN2。
[0117]第一控制电路141-1B响应于选择信号SEL向第一计算电路141-6B传送第四SFR130-4中存储的第一系数(例如，垂直缩放系数)C0EF1和像素ISP。第一计算电路141-6B使用第一系数C0EF1垂直地缩放像素ISP并且向第二控制电路147-1B传送已垂直缩放的像素VSP。
[0118]第二控制电路147-1B响应于选择信号SEL而向第二计算电路147-6B传送第四SFR 130-4中存储的第二系数(例如，水平缩放系数)C0EF2和已垂直缩放的像素VSP。第二计算电路147-6B使用第二系数C0EF2水平地缩放已垂直缩放的像素VSP并且输出已水平缩放的像素HSP。
[0119]第一系数C0EF1的数量和第二系数C0EF2的数量可以彼此相同或彼此不同。第一系数C0EF1的数量和像素ISP的数量可以彼此相同或彼此不同。第二系数C0EF2的数量和已垂直缩放的像素VSP的数量可以彼此相同或彼此不同。
[0120]第一控制电路141-1B可以响应于选择信号SEL产生使能信号EN1。第一控制电路141-1B也可以响应于选择信号SEL向第一计算电路141-6B传送像素ISP，或者可以响应于选择信号SEL向第一计算电路141-6B传送像素ISP和第一系数C0EF1。第一计算电路141-6B可以使用经系数计算器141-2至141-4中的一个计算的系数或第一系数C0EF 1而垂直地缩放像素ISP，并且可以输出已垂直缩放的像素VSP。
[0121]第二控制电路147-1B可以响应于选择信号SEL产生使能信号EN2。第二控制电路147-1B也可以响应于选择信号SEL向第二计算电路147-6B传送已垂直缩放的像素VSP，或者可以响应于选择信号SEL向第二计算电路147-6B传送已垂直缩放的像素VSP和第二系数C0EF2。第二计算电路147-6B可以使用经系数计算器147-2至147-4中的一个计算出的系数或第二系数C0EF2水平地缩放已垂直缩放的像素VSP，并且可以输出已水平缩放的像素 HSP。
[0122]图14是根据所公开主题的另外的实施例的硬件缩放器140D和数据存储装置130D的框图。图15是在图14中示出的垂直缩放器141C和水平缩放器147C的详细框图。
[0123]参照图14，硬件缩放器140D包括垂直缩放器141C、行存储器143、分析器14f5D和水平缩放器147C。出于方便描述的目的，在图14中与硬件缩放器140D —起示出了 CPU110D、DMA控制器120、数据存储装置130D和存储器300。CPU 110D是在图1中示出的CPU110的又一个示例，数据存储装置130D是在图1中示出的数据存储装置130的又一个示例，硬件缩放器140D是在图1中示出的缩放器140的又一个示例。
[0124]数据存储装置130D包括第一数据存储装置130-1、第二数据存储装置130_2、第三数据存储装置130-3和第四数据存储装置130-4。
[