存储器管理装置及存储器管理方法
【技术领域】
[0001]本发明与存储器的指令管理技术相关。
【背景技术】
[0002]存储器在许多电子产品中是不可或缺的重要元件。低功率双倍数据率(low powerdouble data rate 2/3，LPDDR2/3)存储器具有耗电量低、可靠度高等优点，因此被广泛应用于可携式消费性电子产品。
[0003]LPDDR2/3存储器具有十个指令/地址接脚(CA0?CA9)，用以接收外部控制电路下达的读取、写入、预先充电等指令以及与这些指令相关的地址。为了提升运作速度，LPDDR2/3存储器被设计为在其时钟信号CK_t的上升沿和下降沿出现时都可自接脚CAO?CA9擷取信号。图1㈧呈现LPDDR规范的指令对照表的局部。表格中的符号H代表高电平电压，L代表低电平电压，而X表示可忽略该电压状态。除了指令/地址接脚CAO?CA9，LPDDR2/3存储器另有两个传递控制信号的接脚:时钟致能(clock enable)接脚CKE、芯片选择(chip select)接脚CS_N。以启用(activate)指令为例,若时钟致能接脚CKE在时间点CK_t(n-l)与时间点CK_t(n)的信号状态皆为H，且存储器于时钟信号CK_t的上升沿出现时，自芯片选择接脚CS_N、指令/地址接脚CA0、CA1分别擷取到L、L、H，则存储器会判定外部控制电路下达一启用指令。同时，存储器自指令/地址接脚CA2?CA9擷取到的是被指定启用的存储器区域的地址的一部份。随后，当时钟信号CK_t的下降沿出现时，存储器可自指令/地址接脚CAO?CA9擷取到另一部份的地址资讯。
[0004]就无操作(no-operat1n，Ν0Ρ)指令而言，若时钟致能接脚CKE在时间点CK_t(n-l)与时间点CK_t(n)的信号状态皆为H，且存储器于时钟信号CK_t的上升沿出现时，自芯片选择接脚CS_N擷取到H，则存储器会判定外部控制电路下达一无操作指令。在这个情况下，存储器可忽略同一时间自指令/地址接脚CAO?CA9擷取到的信号，亦可忽略随后时钟信号CK_t的下降沿出现时，指令/地址接脚CAO?CA9上的信号。
[0005]图1 (B)呈现LPDDR2/3存储器的各接脚于现行实际运作时可能出现的时序图范例。时钟信号CK_t为工作周期大致等于50%的周期性方波信号；假设其周期长度为T。于此范例中，外部控制电路透过指令/地址接脚CAO?CA9依序下达一无操作指令(NOP)、一启用指令(Act)、一无操作指令(NOP)、一读取指令(RD)，以及一较长的无操作指令(NOP)。由图一(B)可看出，为了让LPDDR2/3存储器于时间点t3出现时钟信号CK_t上升沿时可自指令/地址接脚CAO?CA9正确擷取到该启用指令的第一部分，外部控制电路会在时间点t2、t3的中间点改变指令/地址接脚CAO?CA9的电压状态，令指令/地址接脚CAO?CA9上的信号在时间点t3之前完成转态。随后，在时间点t3、t4之间，外部控制电路会令指令/地址接脚CAO?CA9上的信号完成转态，以供LPDDR2/3存储器于时间点t4出现时钟信号CK_t下降沿时可自指令/地址接脚CAO?CA9正确擷取到该启用指令的第二部分。
[0006]相似地，为了让LPDDR2/3存储器于时间点t7出现时钟信号CK_t上升沿时可自指令/地址接脚CAO?CA9正确擷取到该读取指令的第一部分，外部控制电路会在时间点t6、t7的中间点改变指令/地址接脚CAO?CA9的电压状态，令指令/地址接脚CAO?CA9上的信号在时间点t7之前完成转态。随后，在时间点t7、t8之间，外部控制电路会令指令/地址接脚CAO?CA9上的信号完成转态，以供LPDDR2/3存储器于时间点t8出现时钟信号CK_t下降沿时可自指令/地址接脚CAO?CA9正确擷取到该读取指令的第二部分。
[0007]上述做法的缺点在于，每当出现新的指令，透过指令/地址接脚CAO?CA9传递的信号中，可能有多个信号会于同一时间点转态。举例而言，在时间点t2、t3的中间点同时有九个信号转态，在时间点t6、t7的中间点则是同时有十个信号转态。多个同时转态的信号可能会互相干扰，导致信号品质不佳。此外，多个同时转态的信号可能会造成相当大的瞬间电流/电压波动，或是造成转态瞬间的高功率需求。
[0008]另一方面，由于LPDDR2/3存储器在时钟信号CK_t的上升沿和下降沿都会擷取数据，其读取结果的眼图(eye diagram)展开程度相当有限，因而增加了误判读取结果的可能性。以图1 (B)中的指令/地址接脚CA2为例，其电压在时间点t2、t3之间由低转高，随后又在时间点t3、t4之间由高转低。若此信号的转态时间因各种不理想因素稍有延迟/提前，或是收发两端的时钟信号未理想同步，LPDDR2/3存储器便可能会读取到错误的电压状态，进而误判外部控制电路下达的指令。
【发明内容】
[0009]本发明提出一种新的存储器管理装置及存储器管理方法。藉由在不影响LPDDR存储器运作结果的情况下，适当提前或延后全部或部分指令/地址信号的转态时间，根据本发明的控制装置和控制方法可解决上述问题。
[0010]根据本发明的一具体实施例为一种存储器管理装置，用以配合具有多个指令/地址接脚的一存储器。该存储器管理装置包含一指令产生模块与一控制模块。该指令产生模块用以产生一组目标指令。该组目标指令包含多个指令群组。每一个指令群组各自对应到该多个指令/地址接脚中至少一个指令/地址接脚。已知该存储器将于一目标时间点自该多个指令/地址接脚擷取该组目标指令。该控制模块控制每一个指令群组于透过该多个指令/地址接脚传递时各自在该目标时间点前的不同时间点进行转态。
[0011]根据本发明的另一具体实施例为一种存储器管理方法，用以配合具有多个指令/地址接脚的一存储器。首先，一组目标指令被产生，其中包含多个指令群组。每一个指令群组各自对应到该多个指令/地址接脚中至少一个指令/地址接脚。已知该存储器将于一目标时间点自该多个指令/地址接脚擷取该组目标指令。每一个指令群组于透过该多个指令/地址接脚传递时被控制为各自在该目标时间点前的不同时间点进行转态。
[0012]根据本发明的另一具体实施例为一种存储器管理装置，用以配合具有至少一指令/地址接脚的一存储器。该存储器管理装置包含一指令产生模块与一控制模块。该指令产生模块用以产生将透过该至少一指令/地址接脚提供至该存储器的一目标指令。该控制模块用以控制传递该目标指令的该至少一指令/地址接脚的转态时间提前或延后。
[0013]关于本发明的优点与精神可以藉由以下发明详述及附图得到进一步的了解。
【附图说明】
[0014]图1 (A)呈现LPDDR2/3规范的指令对照表的局部。
[0015]图1(B)呈现LPDDR2/3存储器的各接脚于现行实际运作时可能出现的时序图范例。
[0016]图2为根据本发明的一实施例中的存储器管理装置的功能方块图。
[0017]图3呈现了根据本发明的存储器管理装置可提供的一种转态时间分配范例。
[0018]图4呈现了根据本发明的一种可行的接脚分组方式。
[0019]图5为根据本发明的一实施例中的存储器管理方法的流程图。
[0020]图