专利名称：一体化自动集成测试系统的制作方法
技术领域：
本发明涉及测试系统领域，尤其涉及一体化自动集成测试系统。
背景技术：
测试系统广泛应用于国民经济和国防建设的各个领域，是科研和生产不可或缺的技术装备之一。传统的测试系统主要由三部分组成测试信号发生装置，测试对象，测试对象响应信号的采集和处理装置。传统测试系统中，测试激励信号的发生、测试对象响应信号的采集与处理分别由两台仪器完成，两台仪器间的时间同步、协同工作成为影响测试精度、系统易用性、成本等的技术难题。
测试系统的信号采集与处理单元通常可进一步分为两部分测试系统仅完成信号采集与预处理；而采集信号的后处理、存储、分析、人机界面等则由上位机(大多为PC机)实现。这也是目前测试系统的国际主流技术。因此，测试系统需通过某种通信协议与上位机通信。工程实践表明，恶劣工况下或大数据量传输时存在一定的误码率，从而导致测试失败；同时，测试系统运行时必须配置PC机，在震动和强电磁干扰条件下，商用PC机不能保证稳定运行。
现有测试系统的主控单元一般由单片机等通用微处理器实现，通过微处理器的软件控制测试系统的运行，软件存在程序跑飞的可能性；虽然采用Watch dog能在一定程度上解决程序跑飞的问题，但测试精度和测试结果的可信度势必受到影响。
发明内容
本发明的目的是提供一体化自动集成测试系统，克服现有测试系统的三大缺陷。
一体化自动集成测试系统包括测试信号发生单元、硬逻辑门主控单元、测试对象响应信号的采集单元、数据存储单元、数据通信单元、传感器，测试信号发生单元包括DSP数字处理器、D/A转换器；测试信号发生单元与硬逻辑门主控单元、测试对象响应信号的采集单元、数据存储单元、硬逻辑门主控单元相接，传感器与测试对象响应信号的采集单元、数据存储单元相接，硬逻辑门主控单元与数据通信单元相接。
所述的硬逻辑门主控单元的电路为微处理器分别与DSP先入先出队列单元、A/D采样控制器、D/A先入先出队列单元、A/D先入先出队列单元相接；D/A控制器与D/A先入先出队列单元相接。采集单元采用AD785芯片，具有4个A/D通道，最大采样频率300Ksps。数据存储单元采用K9WAG08U1M芯片。数据通信单元采用EZ-USBFX2芯片。
本发明将信号发生、信号采集和处理有机地集成在一台仪器上，有效解决了现有测试系统存在的测试仪器间时间同步、协同工作、系统外部连线过多、易用性差等技术难题。
针对测试系统上传采集数据可能出现的误码，增设大容量数据存储单元；受测对象响应信号数据不仅上传至上位机，而且存入一体化自动集成测试系统的数据存储单元。这样一旦上位机发现上传的采集数据有误时，可以从数据存储单元读入采集数据进行弥补。另一方面，一体化自动集成测试系统既可与上位机(PC)联机进行测试；也可与上位机脱机独立测试，测试结束后再与上位机联机进行数据分析。因此，数据存储单元的引入给用户带来了多种运行方式的好处；尤其处于震动、强电磁干扰工况下，商用PC不能保证稳定运行时，一体化自动集成测试系统独立运行模式的优势尤为明显。
针对测试系统在恶劣工况下，微处理器软件存在跑飞的现象，采用FPGA应用Verilog HDL硬件描述语言进行配置，即硬逻辑门来控制整个测试流程，杜绝可能出现的软件跑飞现象，提升测试的可靠性和稳定性。
下面结合附图对本发明做进一步的说明图1是一体化自动集成测试系统电路框图；图2是本发明的FPGA硬逻辑门主控单元配置模块图；图3(a)是本发明的A/D采样读取状态机；图3(b)是本发明的A/D采样读取时序图；图4(a)是本发明的EZ-USBFX2与FPGA连接图；图4(b)是本发明的EZ-USBFX2的固件程序框图。
具体实施例方式
下面结合附图对本发明的具体实施作详细的描述。
如图1所示，一体化自动集成测试系统包括测试信号发生单元1、硬逻辑门主控单元2、测试对象响应信号的采集单元3、数据存储单元4、数据通信单元5、传感器6，测试信号发生单元1包括DSP数字处理器、D/A转换器；测试信号发生单元与硬逻辑门主控单元、测试对象响应信号的采集单元、数据存储单元、硬逻辑门主控单元相接，传感器与测试对象响应信号的采集单元、数据存储单元相接，硬逻辑门主控单元与数据通信单元相接。
采集单元3采用AD785芯片，具有4个A/D通道，最大采样频率300Ksps。采集单元应用有限状态机设计，在硬逻辑门主控单元的AD采样控制器模块25控制下，完成测试对象响应信号的采集。数据存储单元4采用K9WAG08U1M芯片，容量2G，数据采集单元采集的受测对象响应信号数据一方面上传至上位机，同时存入数据存储单元。数据存储单元的引入使一体化自动集成测试系统的使用方式多样化，同时提高了系统的可靠性。数据通信单元5采用EZ-USBFX2芯片，硬逻辑门主控单元作为一体化自动集成测试系统的主控器，数据通信单元则处于从机状态，因此USB接口方式为slave先入先出队列。一体化自动集成测试系统经通信单元与上位机通信；上位机下载的测试流程参数和初始化信息由硬逻辑门主控单元回传上位机，由上位机进行确认；一体化自动集成测试系统采集的受测对象响应信号数据上传至上位机，供上位机分析软件(Matlab、Labview等)处理。
一体化自动集成测试系统在单台仪器上实现测试系统的激励信号、响应信号的采集与控制、信号的处理、结果的表达与输出等功能。
所述的测试信号发生单元1由定点16位DSP芯片TMS320VC5509A(11)和DAC904D/A转换芯片12组成。硬逻辑门主控单元经数据通信单元接收上位机的测试流程指令，并转发给DSP；DSP依据测试流程指令生成规定频率和幅值的测试信号波形数据(正弦、三角、方波、锯齿、线性扫频、白噪声、伪随机等)信号，输出至FPGA内部的D/A先入先出队列模块24缓存，再经D/A转换芯片DAC904输出至被测对象；引入测试信号数据缓冲模块，使DSP的计算能够独立运行，测试激励信号的输出更加稳定。其中任意测试波形数据由上位机生成，经硬逻辑门主控单元直接从DAC904输出，测试信号发生单元的输出分辨率为12bit，最大速率为300Ksps。鉴于DSP生成测试数据的速度远大于DAC904的D/A转换速度，因此，DSP生成测试数据的过程采用32位精度，仅在输出至DAC904时转化为16位，从而使测试系统激励信号的精度显著提高。
如图2所示，硬逻辑门主控单元2的电路为微处理器21分别与DSP先入先出队列单元22、A/D采样控制器25、D/A先入先出队列单元24、A/D先入先出队列单元26相接；D/A控制器23与D/A先入先出队列单元24相接。
硬逻辑门主控单元采用FPGA芯片EPIC3T144C8。FPGA控制整个测试流程，控制通信单元5与上位机通信；根据上位机下载的配置信息，完成系统初始化，控制数字处理器11生成各种测试激励信号波形数据，或直接控制DAC904转换器12输出上位机生成的任意测试激励信号波形数据；硬逻辑门主控单元同时控制采集单元3，采集测试对象的响应信号，采样信号经通信单元5上传至上位机，并存储到数据存储单元4。硬逻辑门主控单元采用Verilog HDL硬件描述语言设计，将FPGA芯片EPIC3T144C8配置成MCU微处理器21、DSP先入先出队列单元22、D/A控制器23、D/A先入先出队列单元24、A/D采样控制器25、A/D先入先出队列单元26六个模块。
图3(a)是A/D采样读取状态机，图3(b)是A/D采样读取时序图。在图3(a)中，S1和S2状态都没有信号输出，而只是为了读取数据做准备。当状态机进入到S3状态时，表明AD采样已经完成，这时就可以输出RD和CS信号，依次读取采样信号。读取的数据被直接写入到同步高速的先入先出队列中，当先入先出队列半满或者全满的时候将数据发送到USB的slave先入先出队列。响应的工作时序图如图3(b)所示。
图4(a)是EZ-USBFX2与FPGA连接图。由于FPGA作为系统的主控器，USB处于从机状态，所以USB接口方式采用slave先入先出队列，其中接口时钟IFCLK设置为内部提供时钟信号48MHZ，同时也是FPGA的工作时钟。FLAGA、FLAGB和FLAGC分别代表所指通道的可编程级状态、满状态和空状态。
图4(b)是EZ-USBFX2的固件程序框图。USB驱动程序的开发工具有C编译器和Windows DDK。这里借助DriverWorks驱动开发包引导完成设备驱动程序开发的全过程，自动生成设备驱动程序源代码。USB的slave先入先出队列采用同步读写方式，通过有限状态机来实现，其中IDLE和S1-S4分别为读写状态。其部分写时序状态机Verilog HDL程序如下case(state)IDLE://空闲状态state＜＝S1；S1://开始传输先入先出队列ADR[1:0]＜＝2’b11；//指向传输通道state＜＝S2；S2://先入先出队列状态判断if(FULL＝1’b1)state＜＝S3；//先入先出队列未满则写elsestate＜＝S2；//等待
S3://写数据SLWR＜＝1’b0；state＜＝S4；S4://判断是否还有数据if(DATAFLAG＝1’b1)state＜＝S2；//有数据else state＜＝IDLE；//停止
权利要求
1.一种一体化自动集成测试系统，其特征在于，它包括测试信号发生单元(1)、硬逻辑门主控单元(2)、测试对象响应信号的采集单元(3)、数据存储单元(4)、数据通信单元(5)、传感器(6)，测试信号发生单元(1)包括DSP数字处理器、D/A转换器；测试信号发生单元与硬逻辑门主控单元、测试对象响应信号的采集单元、数据存储单元、硬逻辑门主控单元相接，传感器与测试对象响应信号的采集单元、数据存储单元相接，硬逻辑门主控单元与数据通信单元相接。
2.根据权利要求1所述的一种一体化自动集成测试系统，其特征在于，所述的硬逻辑门主控单元(2)的电路为它包括微处理器(21)、DSP先入先出队列单元(22)、D/A控制器(23)、D/A先入先出队列单元(24)、A/D采样控制器(25)、A/D先入先出队列单元(26)；微处理器分别与DSP先入先出队列单元、A/D采样控制器、D/A先入先出队列单元、A/D先入先出队列单元相接；D/A控制器与D/A先入先出队列单元相接。
3.根据权利要求1所述的一种一体化自动集成测试系统，其特征在于，所述的采集单元(3)采用AD785芯片，具有4个A/D通道，最大采样频率300Ksps。
4.根据权利要求1所述的一种一体化自动集成测试系统，其特征在于，所述的数据存储单元(4)采用K9WAG08U1M芯片。
5.根据权利要求1所述的一种一体化自动集成测试系统，其特征在于，所述的数据通信单元(5)采用EZ-USBFX2芯片。
全文摘要
本发明公开了一种一体化自动集成测试系统包括测试信号发生单元、硬逻辑门主控单元、测试对象响应信号的采集单元、数据存储单元、数据通信单元、传感器，测试信号发生单元包括DSP数字处理器、D/A转换器；测试信号发生单元与硬逻辑门主控单元、测试对象响应信号的采集单元、数据存储单元、硬逻辑门主控单元相接，传感器与测试对象响应信号的采集单元、数据存储单元相接，硬逻辑门主控单元与数据通信单元相接。本发明测试精度高，成本低，外接连线减少，具有良好的易用性，测试系统的可靠性好和稳定性高。
文档编号G08C19/16GK1971651SQ20061015495
公开日2007年5月30日 申请日期2006年11月30日 优先权日2006年11月30日
发明者黄克强, 安庆敏, 吴明光 申请人:浙江大学