专利名称：估算静态随机存储器半导体记忆胞元的记忆状态的微分电流估算电路及读数放大器电路的制作方法
技术领域：
本发明的内容主要涉及一种用于半导体记忆装置的微分估算电路。此外，本发明的内容亦涉及一种估算信号线之间的电压差的读数放大器电路，特别是一种用来读取及估算与半导体记忆胞元连接的两条信号线之间的电压差的读数放大器电路。
背景技术：
半导体记忆胞元(例如静态随机存储器SRAM)被广泛用于集成电路中。SRAM既可以被制作成单一的组件，亦可和其它组件一起被整合在同一个芯片上。由于SRAM在微处理器及其它高整合度的逻辑电路上所占的面积百分比最高可达50％，因此对许多应用场合而言，细心的规划SRAM及外部电路乃成为一件重要的事。SRAM乃是一种随机存取的读写内存。由于只要不切断供电电压，被写入SRAM内的数据就可以一直被保存下来，因此SRAM又被称为静态内存。一种现有的SRAM记忆胞元是由经由两个NMOS选择晶体管与两条互补位线连接的两个反馈的CMOS非门所构成。使用互补位线一方面可以提高SRAM记忆胞元的可靠性，另一方面还可以降低SRAM记忆胞元对组件特征值的变化的敏感性。图1显示一种现有的电路装置，这种电路装置是用来读取及估算半导体记忆胞元(特别是SRAM记忆胞元)内的记忆状态。记忆胞元(Z)是经由一个位线组(BL及BLB)彼此连接。如果经由一条未在图1中绘出的字线选出一个待读取的记忆胞元(Z)，电流(ic)就会经由位线从记忆胞元(Z)逻辑状态为”0”的那一侧流入记忆胞元(Z)内，而在记忆胞元(Z)的另一侧，也就是互补信号所在的那一侧，则由于典型的六晶体管记忆胞元的p沟道晶体管很弱，故通常没有任何可用电流流动。
由于受到字线及位线(BL及BLB)的单位长度电容及单位长度电阻的影响，记忆胞元区块在规定的存取时间内能够含有的记忆胞元(Z)数量会受到限制。记忆胞元区块含有的记忆胞元愈少，能够达到的存取时间就愈短。但由于每一个记忆区块都需要有外部电路、译码电路、字线驱动器、以及测定电路，因此会导致芯片面积变大，并且使外部逻辑电路所占面积与胞元场所占面积的比例往不利的方向发展。由于与位线(BL及BLB)连接的记忆胞元(Z)的数量很大，因此位线(BL及BLB)具有的单位长度电容(CBL)很大。为了能够不必为每一个记忆胞元列均设置一个估算级和一个驱动级，故使用一种可以经由相应的信号控制选选择位线的多路转换器。在读取记忆胞元(Z)的记忆状态时，电容(CBL)会经由记忆胞元电流(ic)被放电。因此而产生的电压振幅(ΔVEL)会被一个串接的读数放大器电路(LV)计算出来，并以逻辑信号“0”或“1”的方式被输出。电压振幅(ΔVEL)相当于位线(BL及BLB)之间的电压差。记忆胞元(Z)的存取时间及容差不敏感性主要是由读取及估算记忆胞元(Z)的记忆状态的估算电路决定。由于SRAM记忆胞元在读取过程中仍保有所储存的资料，因此可以用如图2所示的读数放大器电路(LV)作为估算电路。现有的读数放大器LV是一种所谓的闩锁型读数放大器，这种读数放大器的主要组成构件是两个经由正反馈可以快速作业的交叉耦合的换流器(Inverter)。除了这两个正反馈的换流器外，读数放大器电路(LV)的第一个部分电路还具有两个与p沟道晶体管(M2及/或M5)并联错接的p沟道晶体管(M1及M6)。读数放大器电路(LV)的第一个部分电路与读数放大器电路(LV)的两个输出端(SO及SON)连接。此外，晶体管(M1及M6)还以其栅极引线与供输入激活读数放大器电路(LV)估算程序的信号的输入端(SAEN)形成导电连接。读数放大器电路(LV)的第二个部分电路具有n沟道晶体管(M4及M8)，其中晶体管(M4)的栅极引线与读数放大器电路(LV)的第一个输入端形成导电连接，而晶体管(M8)的栅极引线则与读数放大器电路(LV)的第二个输入端形成导电连接。此外，读数放大器电路(LV)还具有一个n沟道晶体管(M9)，其一边与两个晶体管(M4及M8)连接，另一边则与读数放大器电路(LV)的机壳电位连接。晶体管(M9)以其栅极引线与输入端(SAEN)连接。当输入端(INN及INP)之间的电压差够大时，读数放大器电路(LV)就会经由从输入端(SAEN)输入的信号被激活。
为了使因为制造关系造成的非完全对称(制造误差)的读数放大器电路(LV)也能够完成正确的估算，电压振幅ΔVBL不能太小(一般要求ΔVBL＞100mV)。此处可以采用美国专利US 4697112提出的一种具有电流反射负载的差分放大器作为读数放大器电路(LV)。
德国专利DE 4105268 C2提出一种微分读数放大器电路。这种微分读数放大器电路具有两个至少各含两个串联的互补晶体管的输入换流器。这两个输入换流器的输出端与一供输出在输入端被侦测到的放大的电压差的用的数据传输线组连接。读数放大器电路具有一个由互补晶体管构成的互锁电路，这个互锁电路被设置在数据传输线组之间，使其能够将两个输入换流器的输出端之间的电压差放大。两个输入换流器的输入端分别经由栅极引线与串联在一起的互补晶体管中的一个晶体管连接，而两个输入换流器的输出端则分别经由栅极引线与串联在一起的互补晶体管中的其它晶体管连接。
在现有的电路装置中，用于读取及估算SRAM记忆胞元的记忆状态的时间相当长，这是因为位线电容CBL的再充电进行得很慢的缘故。除此的外，在现代化的半导体技术中，位线的电阻及电感还会对读取速度造成愈来愈大的不利影响。因此电路装置在读取很大的记忆胞元装置(位线电容CBL相当大)及很小的供电电压VDD(记忆胞元电流ic相当小)的情况下，动作会变得相当慢。
一种改善SRAM记忆胞元的记忆状态的读取及估算过程的方式是直接估算流经记忆胞元(Z)的晶体管的电流，而不是估算电压差，这样就可以避开位线(BL及BLB)的再充电过程。图3显示的就是这种设计方式。从图3中可看出，在现有的读数放大器电路(LV)的前有连接一个电流估算电路(SBSA)。流经位线(BL)的电流iBL及流经位线(BLB)的电流iBLB流向电流估算电路(SBSA)的两个输入端。图4显示一种由Hlar，H.在其所着的”积体数字MOS/BICMOS电路”(柏林Springer出版社，1996年，第二版)中提出的一种现有的电流估算电路(SBSA)。这种电流估算电路(SBSA)是由两个电流放大器(SV1及SV2)构成，其中第一个电流放大器(SV1)具有p沟道晶体管(T1及T3)，第二个电流放大器(SV2)具有p沟道晶体管(T2及T4)。二极管连结晶体管(T3及T4)分别与经由末在图4中绘出的电路维持在起始电压的数据传输线(DL及DLB)连接。电流估算电路(SBSA)需能够使位线(BL)的电压(VC1)及位线(BLB)的电压VC2在读取过程中始终保持相等且不变，而且使流入被选出的记忆胞元(Z)的电流(ic)能够被测出。在预充电阶段，引线y与供电电压VDD连接，故阻断了晶体管(T3及T4)。两条位线(BL及BLB)被充电至电压VDD-VT的程度。电压VT为晶体管(T3及T4)的起始电压。
将信号y连接至机壳电位即可使电流估算电路(SBSA)被激活。在此状态下，记忆胞元(Z)尚未被选出。晶体管(T1至T4)位于饱和范围，并传送预充电晶体管(T5及T6)提供的电流。如果晶体管(T1至T4)对电流估算电路(SBSA)为高欧姆，而预充电晶体管(T5及T6)为低欧姆，则位线(BL及BLB)的电位变化量就会保持在很小的范围内。此时若经由一条未在图4中绘出的字线将记忆胞元(Z)选出，就会根据所储存的资料将如图4所示的电流(ic)流入记忆胞元(Z)。这将会导致在两个电流放大器(SV1及SV2)及/或电流估算电路(SBSA)的两个分支电路内会有不同的电流流动。由于电流估算电路(SBSA)内出现的电位变化相当的小，因此晶体管(T1至T4)会保持在饱和范围内。由于串联电路的缘故，第一个电流放大器(SV1)的晶体管(T1至T3)会具有相同的栅源电压(V1)。同样的，第二个电流放大器(SV2)的晶体管(T2及T4)也会具有相同的栅源电压(V2)。由于引线y连接至机壳电位，而且晶体管(T1及T2)系交叉耦合，故可依下式计算位线(BL)的电压(VC1)及位线(BLB)的电压(VC2)VC1＝V2+V1VC2＝V1+V2从以上的式子可知，不论电流估算电路(SBSA)内电流分配的情况如何，位线电压电压(VC1)及位线电压(VC2)都会相等。在节点A及节点B之间会形成一个所谓的虚拟短路，因此晶体管(T5及T6)的漏极电流也会是一样大。由于记忆胞元(Z)会使电流降低，因此流入晶体管(T2及T4)的电流会大于流入晶体管(T1及T3)的电流。晶体管(T3)的漏极电流与晶体管(T4)的漏极电流的差等于流入记忆胞元(Z)的电流ic。虽然在电流估算电路(SBSA)的两个分支电路中的电流大小不同，电压(VC1)与电压(VC2)却是相等的，而且在读取过程中电压(VC1)与电压(VC2)均保持不变。这是经由一个反馈机构的作用造成的效果。在记忆胞元(Z)被激活后，晶体管(T1及T3)内的电流会变小，而在第二个电流放大器(SV2)的电流则保持不变。栅源电压的和(V1+V2)跟着变小。节点B的电位会因为前面提及的虚拟短路而变低。其结果是预充电晶体管(T6)会传送一个造成较大的栅源电压(V2)的较大的电流，这样就可以抵消使栅源电压的和(V1+V2)变小的原因。在读取过程中，位线电压(VC1及VC2)均相等且保持不变。位线电容CBL不必被再充电。美国专利US5253137亦有提出这种电路。
如果要将电流估算电路(SBSA)的输出信号作进一步的处理，可以将晶体管(T3及T4)的漏极引线连接至机壳电位，并将节点(I及II)的电位连接至一个串接的读取放大器电路(LV)的输入端。
这种实施例系由Nobutaro Shibata在其所着的“Current SenseAmplifiers for Low-Voltage Memories”(IEICE Trans.Electron.，vol.E79-C，no.8，1120--1130页，1996年8月)一文中提出。一种按照图4的电流估算电路(SBSA)的方式设计的电流估算电路具有用来取代晶体管(T3及T4)的电阻(R1及R2)。在第一种实施例中，串接的读数放大器是具有静态差分级的电流反射型读数放大器。在第二种实施例中，串接的读数放大器仅由简单的换流器构成。现有的电流估算电路(特别是具有两个简单的电流放大器的电流估算电路)及现有的读数放大器的缺点是功率消耗相当大且占用的面积甚大。其它缺点尚包括读取及估算记忆胞元的记忆状态所需的时间相当长，以及现有的电路配置方式的耐用性相对于制造容差(制造误差等)而言相当小。
发明内容
本发明的目的是提出一种改良的电路配置方式，这种电路配置方式可以用来读取及估算半导体记忆胞元(特别是SRAM记忆胞元)的记忆状态。
本发明的一个任务是提出一种占用面积更小、并能够以更快的速度读取及估算一个出现在两条线之间的信号差的电流估算电路，特别是一种能够在读取过程中以更快的速度读取及估算连接至信号线的半导体记忆胞元的记忆状态的电流估算电路。
本发明的另外一个任务是提出一种读数放大器电路，利用这种读数放大器可以用很简单的方式估算出两条信号线之间的电压差，特别是经由为读取连接至信号线的记忆胞元内储存的资料而进行的读取过程所产生的电压差，而且不论所串接的部分电路是处于何种状态都可以将读取到的资料送至读数放大器的输出端。
本发明的另外一个任务是提出一种由一个半导体记忆胞元(特别是一个SRAM记忆胞元)、一个电流估算电路、以及一个读数放大器所构成的电路配置，这种电路配置需具备功率消耗低，以及能够更快、更好的进行信号处理的优点。
采用本发明提出的一种微分电流估算电路即可达成前面提及的本发明的一种任务。这种微分电流估算电路具有一个差分信号放大器，这个差分信号放大器的第一个输入端即为微分电流估算电路的第一个输入端。差分信号放大器的第一个输入端与一个数据传输线组的第一条信号线形成导电连接。差分信号放大器的第二个输入端即为微分电流估算电路的第二个输入端。差分信号放大器的第二个输入端与一个数据传输线组的第二条信号线形成导电连接。为了能够调整电流估算电路的输入电阻，微分电流估算电路具有能够与差分信号放大器的输出端及输入端、以及与数据传输线组的信号线形成导电连接的装置。
利用本发明提出的微分电流估算电路可以很快测出在两条信号线(特别是两条互补的信号线)内流动的电流的电流差。此外，由于本发明的电流估算电路的构造相当简单，而且只需一个输入端，因此需占用的面积很小，相较于使用两个分离的电流估算电路而言，这个优点更为明显。
在一种有利的实施例中，调整输入电阻的装置是由两个第一种导通型的晶体管构成。第一个晶体管与差分信号放大器的第一个输出端、差分信号放大器的第一个输入端、以及第一条信号线均形成导电连接。第二个晶体管与差分信号放大器的第二个输出端及第二条信号线均形成导电连接。一种有利的方式是使第一个晶体管的栅极引线与差分信号放大器的第一个输出端形成导电连接、第二条引线与机壳电位形成导电连接、以及第一条引线与数据传输线组的第一条信号线形成导电连接，而且这些导电连接最好都是经由与差分信号放大器的第一个输入端形成导电连接的第一个电路节点来形成；使第二个晶体管的栅极引线与差分信号放大器的第二个输出端形成导电连接、第二条引线与机壳电位形成导电连接、以及第一条引线与数据传输线组的第二条信号线形成导电连接，而且这些导电连接最好都是经由与差分信号放大器的第二个输入端形成导电连接的第二个电路节点来形成。
按照上述方式可以使电流估算电路的作业方式达到很快的速度。差分信号放大器最好具有两个并联的分支电路，而且在这两个分支电路内均设有串联在一起的一个第一种导通型的晶体管和一个第二种导通型的晶体管。这两个分支电路的一端最好均与一供电电压(VDD)形成导电连接，另一端则均与另外一个第一种导通型的晶体管的第一个引线形成导电连接。一种可行的设计方式是，使设置在第一个分支电路内的第一种导通型的晶体管的栅极引线与差分信号放大器的第二个输入端形成导电连接，以及使设置在第二个分支电路内的第一种导通型的晶体管的栅极引线与差分信号放大器的第一个输入端形成导电连接。
一种有利的实施例是为微分电流估算电路加装一个调整差分信号放大器的工作点的部分电路，这个部分电路与差分信号放大器至少有两个导电连接。调整差分信号放大器的工作点的部分电路的一种有利的实施例的特征是，第二种导通型的第一个晶体管的栅极引线与差分信号放大器的第一个分支电路及第二个分支电路均形成导电连接，特别是与在第一个分支电路内的第二种导通型的晶体管的栅极引线形成导电连接，以及与在第二个分支电路内的第二种导通型的晶体管的栅极引线形成导电连接。一种可行的设计方式是使调整差分信号放大器的工作点的部分电路具有第二种导通型的第二个晶体管，且这个晶体管的栅极引线与电流估算电路的第三个输入端形成导电连接。
调整差分信号放大器的工作点的部分电路的另外一种有利的实施例具有一个第一种导通型的晶体管，这个晶体管的栅极引线与差分信号放大器的一个第一种导通型的晶体管的栅极引线形成导电连接，而且差分信号放大器的这个晶体管与差分信号放大器的分支电路串联在一起。
调整微分电流估算电路内的差分信号放大器的工作点的部分电路的其它有利的实施例记载于本发明的从属权利要求中。
微分电流估算电路的另外一种特别有利的实施例的特征是具有一个可以关闭差分信号放大器的部分电路。这个部分电路至少与差分信号放大器的输出端、电流估算电路的第三个输入端、以及电流估算电路的第四个输入端均形成导电连接。另外，这个部分电路最好还与差分信号放大器的第一个分支电路及电二个分支电路均形成导电连接。由于具有这个可以关闭差分信号放大器的部分电路，微分电流估算电路的功率消耗会变得很低。特别是在将这种微分电流估算电路用于读取半导体记忆胞元(特别是SRAM记忆胞元)内的记忆状态的时候，可以在读取过程结束后立即经由这个部分电路将差分信号放大器及/或整个电流估算电路切断，以达到大幅降低功率消耗的目的。
可以关闭差分信号放大器的部分电路的一种有利的实施例具有第一种导通型的第一个晶体管，这个晶体管与差分信号放大器的第一个输出端及电流估算电路的第三个输入端均形成导电连接。这种部分电路至少还具有一个第一种导通型的第二个晶体管，这个晶体管与差分信号放大器的第二个输出端及电流估算电路的第三个输入端均形成导电连接。此外，这种可以关闭差分信号放大器的部分电路还具有两个第二种导通型的晶体管，其中一个晶体管的栅极引线与电流估算电路的第三个输入端形成导电连接，另外一个晶体管则与电流估算电路的第四个输入端形成导电连接。一种可行的设计方式是，将第一种导通型的两个晶体管的栅极引线与电流估算电路的第三个输入端形成导电连接，以及将这两个晶体管的第一条引线分别连接至机壳电位。此外，第一种导通型的第一个晶体管的第二条引线与差分信号放大器的第一个输出端形成导电连接，而第一种导通型的第二个晶体管的第二条引线则与差分信号放大器的第二个输出端形成导电连接。
一种有利的方式是使可以关闭差分信号放大器的部分电路的第二种导通型的第二个晶体管的栅极引线与电流估算电路的第四个输入端、第一条引线与供电电压、以及第二条引线与两个分支电路均形成导电连接。特别是使这个第二种导通型的第二个晶体管与设置在差分信号放大器的一个分支电路内的第二种导通型的晶体管的栅极引线形成导电连接。
一种特别有利的方式是将调整差分信号放大器的工作点的部分电路与可以关闭差分信号放大器的部分电路错接，使这两个部分电路至少有一个共享的组件，也就是说至少有一个组件是同时属于这两个部分电路的。一种有利的方式是，在调整差分信号放大器的工作点的部分电路内这个共享的组件是第二种导通型的第二个晶体管，及/或在可以关闭差分信号放大器的部分电路内这个共享的组件是第二种导通型的第一个晶体管。利用在这两个部分电路设置一个或数个共享组件的方式可以减少为执行微分电流估算电路的功能(也就是执行调整工作点及关闭差分信号放大器的功能)所需的组件数量，这样就可以使微分电流估算电路的结构变得简单一些，达到减少占用面积的目的。
一种有利的方式是为微分电流估算电路另外再加装一个激活差分信号放大器及/或整个微分电流估算电路的部分电路。这个激活差分信号放大器及/或整个微分电流估算电路的部分电路与差分信号放大器的两个输出端形成导电连接，也与电流估算电路的第五个输入端及第六个输入端形成导电连接。一种可行的设计方式是，使这个激活差分信号放大器及/或整个微分电流估算电路的部分电路至少具有两个第一种导通型的晶体管，而且最好至少具有两个第二种导通型的晶体管。这4个晶体管在激活差分信号放大器及/或整个微分电流估算电路的部分电路内的有利的电路配置方式记载于本发明的从属权利要求中。
本发明还提出一种读数放大器电路，特别是一种能够用来估算与一个半导体记忆胞元(特别是一个SRAM记忆胞元)连接的两条数据传输线(特别是两条互补的数据传输线)之间的电压差的读数放大器。这种读数放大器电路的第一个部分电路相当于图2所示的按照现有技术制作的读数放大器电路的第一个部分电路。本发明的读数放大器的第二个部分电路是由两个各具有两个晶体管的分支电路所构成。设置在两个分支电路内的各两个晶体管系以并联方式联接在一起。设置在两个分支电路内的所有晶体管(共计4个)最好都是第一种导通型的晶体管。一种可行的设计方式是，使设置在第一个部分电路内的第一个晶体管的栅极引线与读数放大器电路的第一个输入端形成导电连接，设置在第一个部分电路内的第二个晶体管的栅极引线则与读数放大器电路的第三个输入端形成导电连接。设置在第二个部分电路内的第一个晶体管的栅极引线与读数放大器电路的第四个输入端形成导电连接，设置在第二个部分电路内的第二个晶体管的栅极引线则与读数放大器电路的第三个输入端形成导电连接。两个分支电路均与设置在读数放大器的第二个部分电路内、且其栅极引线紧邻读数放大器的第三个输入端的一个第一种导通型的晶体管形成导电连接。此外，第二个部分电路的两个分支电路还与读数放大器的第一个部分电路形成两个导电连接。
利用本发明的读数放大器电路可以将串接在读数放大器电路上的电路配置读取到的数据持续传送至读数放大器的输出端。不论与读数放大器电路串接的电路配置是处于何种操作状态及/或电路状态都不会对前述的功能造成影响。即使是在与读数放大器电路串接的电路配置处于切断状态亦不会对前述的功能造成影响。
本发明还提出一种用来读取及估算半导体记忆胞元(特别是SRAM记忆胞元)的记忆状态的电路配置，其中半导体记忆胞元的第一条引线与一个数据传输线组的第一条数据传输线形成导电连接，第二条引线则与一个数据传输线组的第二条数据传输线形成导电连接。这种电路配置具有一个本发明提出的微分电流估算电路。此外，这种电路配置还具有一个与微分电流估算电路串接在一起的读数放大器。一种可行的设计方式是以本发明提出的读数放大器电路作为这种电路配置的读数放大器电路，但是也可以采用如图2所示的现有的读数放大器电路及/或读数放大器。
本发明还提出一种用来读取及估算半导体记忆胞元(特别是SRAM记忆胞元)的记忆状态的电路配置，其中半导体记忆胞元的第一条引线与一个数据传输线组的第一条数据传输线形成导电连接，第二条引线则与一个数据传输线组的第二条数据传输线形成导电连接。这种电路配置具有一个电流估算电路，特别是一种具有切断电流估算电路的装置的电流估算电路，也就是一种微分电流估算电路。此外，这种电路配置还具有一个与微分电流估算电路串接在一起的读数放大器。一种有利的实施例是以本发明提出的微分电流估算电路作为这种电路配置的电流估算电路。
由一个半导体记忆胞元、一个电流估算电路、以及一个读数放大器电路构成的电路配置的一种有利的实施例的特征是，这种电路配置具有一个可以在完成一个读取过程后自动切断电流估算电路的部分电路。这个自动切断电流估算电路的部分电路与电流估算电路的至少一个输入端及读数放大器电路的至少一个输出端均形成导电连接。在将本发明的一个微分电流估算电路及本发明的一个读数放大器电路组合在一起时，自动切断电流估算电路的部分电路最好是与读数放大器电路的两个输出端及第三个输入端、以及与电流估算电路的第三个输入端及第四个输入端均形成导电连接。
自动切断电流估算电路的部分电路最好具有一个由一个与非门(NAND-Gatter)、一个换流器(Inverter)、以及一个触发器(Flip-Flop)构成的串联电路。在一种有利的实施例中，与非门的的输入端与读数放大器的两个输出端连接。触发器的一个输出端与电流估算电路的第四个输入端、触发器的一个反相输出端与电流估算电路的第三个输入端及读数放大器电路的第四个输入端均形成导电连接。利用自动切断电流估算电路的部分电路可以达到进一步减低电路配置的功率消耗，以及缩短读取及估算SRAM记忆胞元的记忆状态所需的时间的目的。
以下配合附图详细说明微分电流估算电路、读数放大器电路、以及读取及估算半导体记忆胞元的记忆状态的电路配置的实施例。
图1依据现有技术设计的现有的记忆胞元及读数放大器电路的配置。
图2依据现有技术设计的现有的读数放大器电路。
图3依据现有技术设计的由一个记忆胞元及一个读数放大器电路构成的一种现有的串联电路。
图4体据现有技术计的现有的电流估算电路。
图5本发明的电流估算电路的第一种实施例。
图6本发明的电流估算电路的第一种实施例的部分放大图。
图7本发明的读数放大器电路的第一种实施例。
图8本发明的读取及估算半导体记忆胞元的记忆状态的电路配置的第一种实施例，这种电路配置具有自动切断电流估算电路的部分电路。
图9如图8所示的本发明的电路配置的功能图。
图10本发明的电流估算电路的第二种实施例，这种电流估算电路有串接一个记忆胞元。
图11本发明的电流估算电路的第三种实施例，这种电流估算电路有串接一个记忆胞元。
在以上的附图中，凡同样的构件(包括功能相同的构件)均以相同的标号标示。
具体实施例方式
图5显示的本发明的微分电流估算电路(SBS)具有一个差分信号放大器(DV)。差分信号放大器(DV)的第一个输入端(inp)与一个位线组的第一条位线(BL)形成导电连接。差分信号放大器(DV)的第二个输入端(inn)与一个位线组的第二条位线(BLB)形成导电连接。这两个输入端(inp，inn)同时也是本发明的微分电流估算电路(SBS)的第一个输入端及第二个输入端。差分信号放大器(DV)的第一个输出端(outp)同时也是电流估算电路(SBS)的第一个输出端。差分信号放大器(DV)的第一个输出端(outp)与本实施例中的一个n沟道晶体管(MIN)的栅极引线连接。晶体管(MIN)的源极引线与机壳电位形成导电连接。晶体管(MIN)的漏极引线经由第一个电路节点(SK1)与第一条位线(BL)及差分信号放大器(DV)的第一个输入端(inp)形成导电连接。差分信号放大器(DV)的第二个输出端(outn)同时也是电流估算电路(SBS)的第二个输出端。差分信号放大器(DV)的第二个输出端(outn)与本实施例中的一个n沟道晶体管(MINB)的栅极引线连接。晶体管(MINB)的源极引线与机壳电位形成导电连接。晶体管(MIN)的漏极引线经由第二个电路节点(SK2)与第二条位线(BLB)及差分信号放大器(DV)的第二个输入端(inn)形成导电连接。
本实施例所使用的记忆胞元为一种SRAM记忆胞元，这个SRAM记忆胞元与位线(BL)形成第一个导电连接，与位线(BLB)形成第二个导电连接。工作点电流(IB)经由p沟道晶体管(ML，MLB)被导入位线(BL，BLB)。工作点电流(IB)流经微分电流估算电路(SBS)的输入晶体管(MIN，MINB)。差分信号放大器(DV)会获知两条位线(BL，BLB)之间的电压差。在一个读取过程中，工作点电流(IB)会依据储存的记忆状态(逻辑状态“0”或逻辑状态“1”)被减去记忆胞元电流(ic)的大小。因此与此相关的位线的电压就会略微降低，也就是说在本实施例中位线(BLB)的电压会略微降低。同样的，差分信号放大器(DV)的输入端(inn)的电压也会因此而降低。通过差分信号放大器(DV)的输出端(outp，outn)经由两个晶体管(MIN，MINB)的反馈，可以产生在电流估算电路(SBS)的输入端进行电流检测所需的一个微小的输入电阻的调整，以及将在位线(BLB)发生的电压变化调整为零。例如，在位线(BLB)读取到逻辑状态”0”，则反馈机制就会造成以下的结果在线位(BLB)内的工作点电流(IB)被减去记忆胞元电流(ic)的大小，造成差分信号放大器(DV)的输入端(inn)的电压降低；其结果是差分信号放大器(DV)的第二个输出端(outn)的输出电压降低，同时晶体管(MINB)的栅极电压也会跟着降低；因此导致电流(ioutn)变小；电流(ioutn)的变小会阻止位线(BLB)内电压的降低；同时在差分信号放大器(DV)的第一个输出端(outp)的电压会升高。经由一个在图5中绘出的读数放大器即可估算出在差分信号放大器(DV)及/或微分电流估算电路(SBS)的输出端(outp，outn)产生的电压差(ΔV)。电压差(ΔV)是记忆胞元电流(ic)及在记忆胞元(Z)内储存的资料的一个指针。
如图6所示，差分信号放大器(DV)具有第一个分支电路(SZW1)及第二个分支电路(SZW2)。第一个分支电路(SZW1)具有一个p沟道的晶体管(MLP)。晶体管(MLP)的源极引线与供电电压(VDD)连接，晶体管(MLP)的漏极引线与n沟道的晶体管(MINN)的漏极引线连接。晶体管(MINN)的栅极引线与差分信号放大器(DV)的第二个输入端(inn)形成导电连接。此外，晶体管(MLP)的漏极引线及晶体管(MINN)的漏极引线均与差分信号放大器(DV)的第一个输出端(outp)形成导电连接。第二个分支电路(SZW2)具有一个p沟道的晶体管(MLN)及一个n沟道的晶体管(MINP)。晶体管(MLN)的漏极引线及晶体管(MINP)的漏极引线均与差分信号放大器(DV)的第二个输出端(outn)形成导电连接。晶体管(MINP)的栅极引线与差分信号放大器(DV)的第一个输入端(inp)形成导电连接。第二个分支电路(SZW2)系经由晶体管(MLN)的源极引线与供电电压(VDD)连接。两个分支电路(SZW1，SZW2)系是经由晶体管(MINN，MINP)的源极引线与串接的n没收晶体管(MB1)的漏极引线形成导电连接。
在一种有利的实施例中，差分信号放大器(DV)添加了3个部分电路，第一个部分电路(SAP)可以调整差分信号放大器(DV)的工作点，第二个部分电路(STD)可以关闭差分信号放大器(DV)及/或切断如图5的整个微分电流估算电路(SBS)，第三个部分电路(STA)可以激活差分信号放大器(DV)及/或整个微分电流估算电路(SBS)。在本实施例中，可以调整差分信号放大器的工作点的部分电路(SAP)具有一个n沟道的晶体管(MB2)及两个p沟道的晶体管(MB3，MB4)。晶体管(MB2)的源极引线连接至机壳电位。晶体管(MB2)的栅极引线与差分信号放大器(DV)的晶体管(MB1)的栅极引线形成导电连接。晶体管(MB2)的漏极引线与晶体管(MB2)的栅极引线形成反馈连接，而与晶体管(MB3)的漏极引线则形成导电连接。晶体管(MB3)的栅极引线与如图5的微分电流估算电路(SBS)的第三个输入端(PD)形成反馈连接。晶体管(MB4)的源极引线与供电电压(VDD)连接。晶体管(MB4)的漏极引线与其本身的栅极引线及晶体管(MB3)的源极引线均形成导电连接。此外，晶体管(MB4)的栅极引线还与差分信号放大器(DV)的晶体管(MLP，MLN)的栅极引线形成导电连接。
可以调整差分信号放大器(DV)的工作点的部分电路(SAP)经由晶体管(MB2，MB4)的栅极引线与差分信号放大器(DV)形成两个导电连接。
在本实施例中，可以切断微分电流估算电路(SBS)的部分电路(STD)具有两个n沟道的晶体管(MPD1，MPD2)。此外，部分电路(STD)还具有一个p沟道的晶体管(MPD3)。部分电路(STD)具有的第四个晶体管是一个与部分电路(SAP)共享的晶体管(MB3)。晶体管(MPD1，MPD2)的栅极引线分别与微分电流估算电路(SBS)的第三个输入端(PD)形成导电连接。晶体管(MPD1，MPD2)的源极引线分别与机壳电位形成导电连接。晶体管(MPD1)的漏极引线与差分信号放大器(DV)的第一个输出端(outp)形成导电连接。晶体管(MPD2)的漏极引线与差分信号放大器(DV)的第二个输出端(outn)形成导电连接。晶体管(MPD3)的源极引线与供电电压(VDD)连接。晶体管(MPD3)的栅极引线与微分电流估算电路(SBS)的第四个输入端(PDn)形成导电连接。晶体管(MPD3)的漏极引线与晶体管(MB3)的源极引线、晶体管(MB4)的栅极引线、以及晶体管(MLP，MLN)的栅极引线均形成导电连接。因此可以切断微分电流估算电路(SBS)的部分电路(STD)与第一个分支电路(SZW1)、第二个分支电路(SZW2)、差分信号放大器(DV)的输出端(outp，outn)、以及电流估算电路(SBS)的第三个输入端(PD)及第四个输入端(PDn)均形成导电连接。
在本实施例中，可以激活微分电流估算电路(SBS)的部分电路(STA)具有4个晶体管，其中两个晶体管(MPREn1，MPREn2)是一种n沟道晶体管，另外两个晶体管(MPREp1，MPREp2)是一种p沟道晶体管。晶体管(MREp1，MPREp2)的源极引线与晶体管(MB4)的栅极引线及晶体管(MLP，MLN)的栅极引线均形成导电连接。晶体管(MPREp1，MPREp2)的栅极引线分别与电流估算电路(SBS)的第五个输入端(PRECHn)形成导电连接。晶体管(MPREp1)的漏极引线与第一个输出端(outp)连接。晶体管(MPREp2)的漏极引线与差分信号放大器(DV)及/或微分电流估算电路(SBS)的第二个输出端(outn)形成导电连接连接。晶体管(MPREp1，MPREp2)的漏极引线分别与供电电压(VDD)连接。晶体管(MPREp1，MPREp2)的栅极引线分别与微分电流估算电路(SBS)的第五个输入端(PRECH)形成导电连接。晶体管(MPREn1)的源极引线与微分电流估算电路(SBS)的第一个输出端(outp)连接。晶体管(MPREp2)的源极引线与微分电流估算电路(SBS)的第二个输出端(outn)形成导电连接连接。
以下接着说明图6所示的差分信号放大器(DV)及其加装的3个部分电路(SAP，STD，STA)的作用方式。如果要切断差分信号放大器(DV)及/或图6所示的不合图5中的两个晶体管(MIN，MINB)的微分电流估算电路(SBS)，一种可行的方式是将一个相当于逻辑状态”1”的信号传送至输入端(PD)，以及将一个与此相反的信号传送至输入端(PDn)。例如将一个工作电压信号传送至输入端(PD)。将上述信号传送至输入端(PD)及送至输入端(PDn)即可阻断晶体管(MB3)，进而切断通过晶体管(MB2)及晶体管(MB4)的电流。虽然晶体管(MB4)经由其本身的反馈作用即可将其本身及与其栅极引线连接的晶体管(MLP，MLN)切断，晶体管(MPD3)会另外自晶体管(MB4)、晶体管(MLP)、以及晶体管(MLN)的栅极电压将工作电压抽出。这样就可以达到快速阻断晶体管(MB4，MLP，MLN)的目的。此外，差分信号放大器的输出端(outp，outn)也会被晶体管(MPD1，MPD2)将机壳电位抽出，这样就可以阻断与其连接、但未在图6中绘出的如图5所示的微分电流估算电路的输入晶体管(MIN，MINB)。完成以上的切断动作后，数据传输线(BL，BLB)内就不会再有任何电流流动，这样就不会产生任何静态功率损耗。
将相当于逻辑状态“0”的信号传送至输入端(PD)，以及将相当于逻辑状态“1”的信号传送至输入端(PDn)，即可激活微分电流估算电路(SBS)。为了加速这个激活过程，故将晶体管(MPREp1，MPREn1)设置于输出端(outp)，以及将晶体管(MPREp2，MPREn2)设置于输出端(outn)。这4个晶体管(MPREn1，MPREn2，MPREp1，MPREp2)只有在一个很短暂的预充电阶段被接通。当这4个晶体管(MREn1，MPREn2，MPREp1，MPREp2)被接通时，传送至输入端(PRECH)的信号为逻辑状态“1”，传送至输入端(PRECHn)的信号为逻辑状态“0”。首先n沟道的晶体管(MPREn1，MPREn2)很快的将输出端(outp，outn)充电至电压VDD-VT。充电速度比较慢的晶体管(MPREp1，MPREp2)的任务是进行微调充电，也就是将输出端(outp，outn)充电至等于晶体管(MB4)的栅极电压的程度。这种设计方式的好处是，即使预充电时间的变化很大，输出端(outp，outn)也能够被充电至一个固定的电压值。此外，相较于使用单一的晶体管进行预充电，使用互补的晶体管(MPREn1，MPREp1)及/或晶体管(MPREn2，MPREp2)来进行预充电的好处是在晶体管被切断期间产生的输出电压干扰会小很多，这是因为由寄生晶体管电容流入输出节点的电荷会相互抵消的关系。由于加装了这3个部分电路(SAP，STD，STA)，输入级及/或微电流估算电路(SBS)可以在一个读取过程结束后立刻以相当快的速度被切断，也能够在新的读取过程开始时很快的被再度激活，因此可以大幅降低微电流估算电路(SBS)的功率消耗。
利用一个串接的读数放大器即可估算出微电流估算电路(SBS)的输出端(outp，outn)的电压差(ΔV)。电压差(ΔV)的大小与记忆胞元电流(ic)成正比。例如可以将微电流估算电路(SBS)串接一个如图7所示的本发明的一种读数放大器电路(LV)。读数放大器电路(LV)的第一个部分电路(ST1)的错接方式及构造均相当于如图2所示的现有的读数放大器的第一个部分电路。读数放大器电路(LV)的第二个部分电路(ST2)的第一个分支电路具有晶体管(M4，MH1)，第二个分支电路则具有晶体管(M8，MH2)。在本实施例中，这4个晶体管(M4，M8，MH1，MH2)均为n沟道的晶体管。设置在第一个分支电路内的晶体管(M4，MH1)系并联。晶体管(M4)的栅极引线与读数放大器电路(LV)的第一个输入端(NN)形成导电连接。晶体管(MH1)的栅极引线与另外一个输入端(HOLD)形成导电连接。晶体管(M4，MH1)的漏极引线分别与第一个部分电路(ST1)的晶体管(M3)的源极引线形成导电连接。晶体管(M4，MH1)的源极引线分别与晶体管(M9)的漏极引线形成导电连接。设置在第二个分支电路内的晶体管(M8)的栅极引线与读数放大器电路(LV)的第二个输入端(NP)形成导电连接。晶体管(MH2)的栅极引线与输入端(HOLD)形成导电连接。晶体管(M8，MH2)的漏极引线分别与第一个部分电路(ST1)的晶体管(M7)的源极引线形成导电连接。晶体管(M8，MH2)的源极引线分别与晶体管(M9)的漏极引线形成导电连接。晶体管(M9)的栅极引线与读数放大器电路(LV)的输入端(SAEN)形成导电连接。晶体管(M9)的源极引线与机壳电位连接。
当输入端(SAEN)收到一个激活估算过程的信号，输入端(NN，NP)收到的信号，例如一个相当于电压差(ΔV)且系经由一个与读数放大器电路(LV)串接的电流估算电路(SBS)产生的信号，就会在读数放大器电路内被进行估算，同时会在读数放大器电路(LV)的两个输出端(SO，SON)产生一个相应的输出信号。如果与读数放大器电路(LV)串接并产生传送至输入端(NN，NP)的信号的电路配置(例如一个电流估算电路(SBS))被切断，输入晶体管(M4，M8)就会切断。为了使读数放大器电路(LV)在与其串接的电路配置(例如一个电流估算电路(SBS))被切断后仍能够继续将输入端(NN，NP)收到的资料提供给输出端(SO，SON)，故以输入端(HOLD)收到的信号将晶体管(MH1，MH2)激活。这样就可以将晶体管(M4，M8)跨接，因此即使是在晶体管(M4，M8)被切断后，也可以继续将输入端(NN，NP)读取到的资料提供给输出端(SO，SON)。
图8显示本发明的一种读取及估算半导体记忆胞元(特别是SRAM记忆胞元)的记忆状态的电路配置。这种电路配置具有一个与位线(BL，BLB)连接的SRAM记忆胞元(Z)。位线(BL)与电路节点(SK1)形成导电连接；位线(BLB)与电路节点(SK2)形成导电连接。此外，这种电路配置还具有一个电流估算电路(SBS)，以及一个与电流估算电路(SBS)串接的读数放大器电路(LV)。在图8的实施例中，电流估算电路(SBS)为如图5的本发明的一种微分电流估算电路(SBS)，差分信号放大器(DV)则为如图6的差分信号放大器(DV)。在图8的实施例中，读数放大器电路(LV)为如图7的本发明的一种读数放大器电路(LV)。此外，这种电路配置还具有一个使微分电流估算电路(SBS)激活及自动切断的部分电路(STAD)。部分电路(STAD)具有一个由与非门、一个换流器(I)、以及一个触发器(FF)构成的串联电路。与非门的第一个输入端与读数放大器电路(LV)的第一个输入端(SO)形成导电连接。与非门的第二个输入端与读数放大器电路(LV)的第二个输入端(SON)形成导电连接。换流器(I)的输出信号传送至触发器(FF)的第一个输入端。经由输入端(PRECHn)传送至微分电流估算电路(SBS)的相应输入端的信号被传送至触发器(FF)的第二个输入端。触发器(FF)的第一个输入端与微分电流估算电路(SBS)及/或差分信号放大器(DV)的输入端(PDn)形成导电连接。触发器(FF)的第二个输出端(PD)，也就是与第一个输出端(PDn)反相的(PD)，与差分信号放大器(DV)的输入端(PD)及读数放大器电路(LV)的输入端(HOLD)均形成导电连接。
以下接着说明激活及自动切断微分电流估算电路(SBS)的作用方式。首先一个预充电信号会被传送至微分电流估算电路(SBS)及/或差分信号放大器电路(LV)的输入端(PRECH)。当电路侦测到预充电信号的上升波，读取过程就会被激活。一个互补的预充电信号被传送至输入端(PRECHn)。经由触发器(FF)将输出端(PD)的信号切换为逻辑状态“0”，以激活微分电流估算电路(SBS)。在输入端(PRECH)的预充电信号消失后(相当于逻辑状态”0”的信号)，激活微分电流估算电路(SBS)仍旧维持在这个激活状态。经由一条未在图中绘出的字线将被选出的SRAM记忆胞元(Z)与位线(BLB)连接，电流(ic)开始流动，这样在微分电流估算电路(SBS)内的电压信号就会依据电压差(ΔV)被转换。将一个激活信号传送至读数放大器电路(LV)的输入端(SAEN)，这个电压信号就会依据电压差(ΔV)被估算。在经由输入端(SAEN)激活读数放大器电路(LV)的前，读数放大器电路(LV)的输出端(SO，SON)会先被充电至工作电压(逻辑状态“1”)。在读数放大器电路(LV)处于估算阶段期间，输出端(SO)或输出端(SON)会被切换为逻辑状态”0”。在转换逻辑状态的同时，读取过程正好结束。与输出端(SO，SON)连接的与非门(NAND-Gatter)从逻辑状态“0”切换为逻辑状态“1”。输出信号(X)被传送至串接的换流器(I)。换流器(I)产生一个相应的输出信号将触发器(FF)在输出端(PD)的输出信号切换为逻辑状态“1”，并将微分电流估算电路(SBS)切断。只要经由在输出端(PRECH)的一个相应的信号就可以产生一个新的激活+切断作用的循环。输出端(PD)的信号也会被传送至读数放大器电路(LV)的输入端(HOLD)。因此在微分电流估算电路(SBS)的作用被自动切断后，仍然能够将读取到的数据继续提供给读数放大器电路(LV)的输出端(SO，SON)。如同在图7的实施例中已经说明过的，与读数放大器电路(LV)的输入端(NN，NP)连接的晶体管(M4，M8)被跨接(图7)，晶体管(M4，M8)切断，由于串接的微分电流估算电路(SBS)的输出电压被降低至电压值零，以便将晶体管(MIN，MINB)切断。
图9的功能图显示信号随着时间的变化情形。在T1时间，在输入端(PERCH)的预充电信号从逻辑状态“0”被切换为逻辑状态“1”，开始进入读取过程。与此同时，在触发器(FF)的输出端(PD)的信号从逻辑状态“1”被切换为逻辑状态“0”。在T2时间，预充电信号再度被切换为逻辑状态“0”。在T3时间，字线信号(WL)从逻辑状态“0”被切换为逻辑状态“1”，并选出记忆胞元(Z)。在T3时间至T4时间之间，记忆胞元电流(ic)会被微分电流估算电路(SBS)侦测到。在T4时间，在读数放大器电路(LV)的输入端(SAEN)的信号从逻辑状态“0”被切换为逻辑状态“1”。自T4时间起会一直进行对输入端(NN，NP)的信号的估算，直到输出端(SO)或输出端(SON)切换为逻辑状态“0”为止。此时读取过程及/或估算阶段即告结束，同时与非门(图8)的输出信号(X)从逻辑状态“0”被切换为逻辑状态“1”。这个输出信号(X)会经由换流器(I)被传送至触发器(FF)，并在T5时间将输出端(PD)的信号从逻辑状态“0”切换为逻辑状态“1”。
另外一种可行的设计方式是，使读取及估算SRAM记忆胞元的记忆状态的电路配置具有一个如图5所示的本发明的微分电流估算电路(SBS)，特别是一种具有加装如图6所示的部分电路的差分信号放大器(DV)的微分电流估算电路(SBS)，并使这个微分电流估算电路(SBS)串接一个以现有技术制作的现有的读数放大器电路(LV)，例如图2所示的读数放大器电路(LV)。由于这种现有的读数放大器电路(LV)没有输入端(HOLD)，因此在这种情况下，在微分电流估算电路(SBS)被部分电路(STAD)自动切断后，就无法继续提供在输入端读取到的资料。另外一种可行的方式是，不要为设置在本发明的电流估算电路(SBS)内的差分信号放大器(DV)加装部分电路(STA，STD，SAP)。但是在这种情况下就不具备前面提及的自动切断的功能，因此部分电路(STAD)就变成没有必要了。
读取及估算SRAM记忆胞元的记忆状态的电路配置的另外一种可行的设计方式是，使电路配置具有一个以现有技术制作的现有的电流估算电路，例如图4所示的电流估算电路(SBS)。为了估算电流估算电路的输出信号，可以为这种电路配置加装一个如图7所示的本发明的一种病数放大器电路(LV)。在这种设方式中，除非电流估算电路具有特别的自动切断装置，否则就不具备自动切断电流估算电路(SBS)及部分电路(STAD)在电路配置内错接的功能。
图10及图11分别显示另外两种可能的电流估算电路的实施例，这两种实施例都有加装一个附加电路，这个附加电路具有一个位线多路转换器及可以缩短读取记忆胞元所需的时间的电路，特别是一个缩短因多路转换器电路而增加的读取时间的电路。由于读数放大器电路(LV)的宽度通常大于记忆胞元(Z)的宽度，因此读数放大器电路通常具有比较多条的位线，每次都会有一条位线经由这个具有多个开关的多路转换器电路与读数放大器电路接通。多路转换器电路具有一个与读数放大器电路及/或电流估算电路的输入电阻串联的电阻，因此多路转换器会对读取记忆胞元的时间特性曲线造成很大的影响(所需的时间会变长)，经由为缩短读取记忆胞元所需的时间而设置的电路可以缩短多路转换器造成的时间延迟。德国专利DE10023362 A1有提出一种可以缩短在读取记忆胞元时因多路转换器造成的时间延迟的电路配置，本发明采用的就是这个德国专利提出的电路配置。
在图10的电路中，晶体管(MIN，MINB)的漏极引线及微分电流估算电路(SBS)的输出端(inp，inn)各与一个p沟道晶体管的一条漏极引线形成导电连接。这4个p沟道晶体管构成一个位线多路转换器。这4个p沟道晶体管的栅极引线与缩短在读取一个记忆胞元(Z)及/或具有多个记忆胞元(Z)的记忆胞元场时的时间延迟的电路形成导电连接。这个缩短在读取记忆胞元(Z)时的时间延迟的电路会产生一个控制构成位线多路转换器的4个p沟道晶体管的信号(SEL)。
图11显示另外一种实施例。在这种实施例中，多路转换器是由两个p沟道晶体管所构成。这两个p沟道晶体管均经由其栅极引线被信号(SEL)控制。其中一个p沟道晶体管的漏极引线与电路节点(SK1)形成导电连接，另外一个p沟道晶体管的漏极引线与电路节点(SK2)形成导电连接。
除了以上图显示的实施例外，利用本发明的方式还可以设计出多种其它的读取及估算半导体记忆胞元(特别是SRAM记忆胞元)的记忆状态的电路配置方式。本发明的微分电流估算电路是构成这种电路配置的一个重要成份。本发明的微电流估算电路具有一个差分信号放大器。这个差分信号放大器的输出端经由调整差分信号放大器的输入电阻的装置与其本身的输入端及信号线均形成导电连接。前句提及的信号线之间的电压差会被差分信号放大器测出，并经由微分电流估算电路估算出相应的电流。经由以上的构造方式及线路配置可以使微分电流估算电路的运转速度变得非常快，而且仅需占用很小的面积。特别是在将这种微分电流估算电路用于读取一个与位线连接的SRAM记忆胞元时，如果位线还连接许多记忆胞元，则可以达到非常快的估算速度。此外，按照本发明的方式，差分信号放大器及/或微分电流估算电路还可以加装一些部分电路。这些部分电路包括调整差分信号放大器的工作点的部分电路、关闭差分信号放大器及/或切断电流估算电路的部分电路、以及激活差分信号放大器及/或电流估算电路的部分电路。
也可以直接利用输入端与两条信号线连接的本发明的读数放大器电路测出两条信号线之间的电压差。在这种情况下，不会在读数放大器电路的输出端提供相应于电流的电压差，而是提供直接出现在信号线之间的电压作为逻辑信号。经由本发明的读数放大器电路的配线方式，不论两条信号线的电压是否被切换为零，可以在输出端持续提供侦测到的电压差。最好将读数放大器电路设置在读职及估算记忆胞元的记忆状态的电路配置内，因为在这种情况下就不必为读数放大器电路串接一个电流估算电路。这样就可以保证能够获得稳定并能够被进一步处理的读数放大器电路的输出信号。
如果读取及估算半导体记忆胞元的记忆状态的电路配置是由一个SRAM记忆胞元、酪电流估算电路、以及一个读数放大器电路所构成，则本发明的电路配置的一种可能的实施例的特征是，采用本发明的微分电流估算电路作为电流估算电路，并搭配一个现有的病数放大器电路。这种电路配置最好再加装一个可以自动切断电流估算电路的部分电路。经由加装这种可以自动切断电流估算电路的部分电路，可以达到降低电路配置(特别是电流估算电路)的功率消耗的目的，这是因为在加装这种部分电路后，即可使电流估算电路以最佳的时间效率运转，也就是可以在正要开始进入读取过程的前才激活电流估算电路，并在读取过程结束后立刻切断电流估算电路。
按照本发明的方式，另外一种可能的组合方式是由一个现有的电流估算电路及一个与这个电流估算电路串接的本发明的读数放大器电路组成电路配置。这种电路配置的一个优点是，在电流估算电路被切断后，仍然能够继续处理读数放大器电路的输出信号。这是因为在电流估算电路被切断后，本发明的读数放大器电路仍然能够继续以读数放大器电路的输出信号的型式提供读取的数据。一种特别有利的方式是，按照本发明的方式为这种电路配置加装一个可以自动切断电流估算电路的部分电路。如果电流估算电路本身就具有切断电流估算电路的装置，则为这种电路配置加装一个可以自动切断电流估算电路的部分电路所需的配线工作就可以大幅简化。
另外一种特别有利的电路配置方式是由本发明的微分电流估算电路及本发明的读数放大器电路所组成。这种电路配置可以将读取及估算记忆状态所需的时间降至最低的程度，而且功率消耗也很低。如果为这种电路配置加装一个可以自动切断微分电流估算电路的部分电路，就可以达到进一步降低这种电路配置的功率消耗的目的。
即使构成一种用来读取及估算SRAM记忆胞元的记忆状态的电路配置的读数放大器电路并不是本发明的读数放大器，电流估算电路也不是本发明的电流估算电路，本发明提出的为这种电路配置加装一个适当的部分电路的方法，也就是加装一个可以自动切断电流估算电路的部分电路(STAD)的方法，也可以应用在这种电路配置上。在这种电路配置中，电流估算电路本身可以具有切断电流估算电路的装置，或是为电流估算电路加装一个部分电路(STAD)，这样即使是现有的电路配置，特别是具有一个SRAM记忆胞元、一个电流估算电路、以及一个读数放大器电路的电路配置，也能够达到理想的工作时间及/或理想的电流估算电路的运转时间，同时也能够大幅降低电路配置(特别是电流估算电路)的消耗功率。
所有具有自动切断电流估算电路的功能的电路配置的实施例都具有一个共同的优点，那就是可以防止由于过早切断电流估算电路而造成的错误作用，这是因为在这种电路配置中，只有在与电流估算电路串接的读数放大器已经结束读取过程的时候，才会执行自动切断电流估算电路的动作。
从以上的说明可知，利用本发明的方式可以提出多种用来读取及估算记忆胞元的记忆状态的电路配置的组合方式，而且每一种组合方式都可以因为采用本发明提出的自切断的功能(特别是自动切断电流估算电路的功能)而获得更进一步的改良。
权利要求
1.一种微分电流估算电路，其特征为-具有一个差分信号放大器(DV)，这个差分信号放大器(DV)的第一个输入端(inp)即为微分电流估算电路(SBS)的第一个输入端，差分信号放大器(DV)的第一个输入端(inp)与一个数据传输线组的第一条信号线(BL)形成导电连接，差分信号放大器(DV)的第二个输入端(inn)即为微分电流估算电路(SBS)的第二个输入端，差分信号放大器(DV)的第二个输入端(inn)与一个数据传输线组的第二条信号线(BLB)形成导电连接，-具有调整电流估算电路(SBS)的输入电阻的装置(MIN，MINB)，装置(MIN，MINB)与差分信号放大器(DV)的输出端(outp，outn)及输入端(inp，inn)、以及与数据传输线组的信号线(BL，BLB)均形成导电连接。
2.按照权利要求1所述的微分电流估算电路，其特征在于调整输入电阻的装置是由两个第一种导通型的晶体管(MIN，MINB)构成，其中，-第一个晶体管(MIN)与差分信号放大器(DV)的第一个输出端(outp)、差分信号放大器(DV)的第一个输入端(inp)、以及第一条信号线(BL)均形成导电连接，-第二个晶体管(MINB)与差分信号放大器(DV)的第二个输出端(outn)、差分信号放大器(DV)的第二个输入端(inn)、以及第二条信号线(BLB)均形成导电连接。
3.按照权利要求2所述的微分电流估算电路，其特征在于-第一个晶体管(MIN)的栅极引线与差分信号放大器(DV)的第一个输出端(outp)形成导电连接、第一条引线与数据传输线组的第一条信号线(BL)形成导电连接、以及第二条引线与机壳电位形成导电连接，-第二个晶体管(MINB)的栅极引线与差分信号放大器(DV)的第二个输出端(outn)形成导电连接、第一条引线与数据传输线组的第二条信号线(BLB)形成导电连接、以及第二条引线与机壳电位形成导电连接。
4.按照权利要求中的任一项所述的微分电流估算电路，其特征在于差分信号放大器(DV)具有两个并联的分支电路(SZW1，SZW2)，在这两个分支电路(SZW1，SZW2)内均设有串联在一起的一个第一种导通型的晶体管(MINN，MINP)和一个第二种导通型的晶体管(MLP，MLN)。
5.按照权利要求4所述的微分电流估算电路，其特征在于设置在第一个分支电路(SZW1)内的第一种导通型的晶体管(MINN)的栅极引线与差分信号放大器(DV)的第二个输入端(inn)形成导电连接，设置在第二个分支电路(SZW2)内的第一种导通型的晶体管(MINP)的栅极引线与差分信号放大器(DV)的第一个输入端(inp)形成导电连接。
6.按照权利要求4或5所述的微分电流估算电路，其特征在于两个分支电路(SZW1，SZW2)的一端均与一供电电压(VDD)形成导电连接，另一端则均与一个和分支电路(SZW1，SZW2)串联的第一种导通型的晶体管(MB1)的第一个引线形成导电连接。
7.如前述申请专利范围中任一所述的微分电流估算电路，其特征在于具有一个调整差分信号放大器(DV)之工作点的部分电路(SAP)，这个部分电路(SAP)与差分信号放大器(DV)至少有两个导电连接。
8.按照权利要求7所述的微分电流估算电路，其特征在于调整差分信号放大器(DV)之工作点的部分电路(SAP)具有一个第二种导通型的第一个晶体管(MB4)，晶体管(MB4)的栅极引线与差分信号放大器(DV)的第一个分支电路(SZW1)及第二个分支电路(SZW2)均形成导电连接，特别是与在第一个分支电路(SZW1)内的第二种导通型的晶体管(MLP)的栅极引线形成导电连接，以及与在第二个分支电路(SZW2)内的第二种导通型的晶体管(MLN)的栅极引线形成导电连接。
9.按照权利要求7或8所述的微分电流估算电路，其特征在于调整差分信号放大器(DV)之工作点的部分电路(SAP)具有一个第一种导通型的晶体管(MB2)，这个晶体管(MB2)的栅极引线与差分信号放大器(DV)的一个第一种导通型的晶体管(MB1)的栅极引线形成导电连接，而且差分信号放大器(DV)的这个晶体管(MB1)与差分信号放大器(DV)的分支电路(SZW1，SZW2)串联在一起。
10.按照权利要求7-9中的任一项所述的微分电流估算电路，其特征在于调整差分信号放大器(DV)之工作点的部分电路(SAP)具有一个第二种导通型的第二个晶体管(MB3)，这个晶体管(MB3)的栅极引线与电流估算电路(SBS)的第三个输入端(PD)形成导电连接。
11.按照权利要求8-10中的任一项所述的微分电流估算电路，其特征在于-第二种导通型的第一个晶体管(MB4)的第一条引线连接至一供电电压(VDD)，晶体管(MB4)的第二条引线与其本身的栅极引线及与第二种导通型的第二个晶体管(MB3)的第一条引线均形成导电连接，-第二种导通型的第二个晶体管(MB3)的第第二条引线与第一种导通型的晶体管(MB2)的第二条引线形成导电连接，-第一种导通型的晶体管(MB2)的第二条引线与其本身的栅极引线交叉耦合，且其第一条引线连接至机壳电位。
12.按照前述权利要求中的任一项所述的微分电流估算电路，其特征在于具有一个可以切断差分信号放大器(DV)的部分电路(STD)，这个部分电路(STD)至少与差分信号放大器(DV)的输出端(outp，outn)、电流估算电路(SBS)的第三个输入端(PD)、以及电流估算电路(SBS)的第四个输入端(PDn)均形成导电连接。
13.按照权利要求12所述的微分电流估算电路，其特征在于可以关闭差分信号放大器(DV)的部分电路(STD)，-具有第一种导通型的第一个晶体管(MPD1)，这个晶体管(MPD1)与差分信号放大器(DV)的第一个输出端(outp)及电流估算电路(SBS)的第三个输入端(PD)均形成导电连接，-至少具有一个第一种导通型的第二个晶体管(MPD2)，这个晶体管(MPD2)与差分信号放大器(DV)的第二个输出端(outn)及电流估算电路(SBS)的第三个输入端(PD)均形成导电连接，-具有一个第二种导通型的第一个晶体管(MB3)，其栅极引线与电流估算电路(SBS)的第三个输入端(PD)形成导电连接，-具有一个第二种导通型的第二个晶体管(MPD3)，这个晶体管(MPD3)与电流估算电路(SBS)的第四个输入端(PDn)形成导电连接。
14.按照权利要求13所述的微分电流估算电路，其特征在于第一种导通型的两个晶体管(MPD1，MPD2)的栅极引线与电流估算电路(SBS)的第三个输入端(PD)形成导电连接，将这两个晶体管(MPD1，MPD2)的第一条引线分别连接至机壳电位，第一种导通型的第一个晶体管(MPD1)的第二条引线与差分信号放大器(DV)的第一个输出端(outp)形成导电连接，第一种导通型的第二个晶体管(MPD2)的第二条引线则与差分信号放大器(DV)的第二个输出端(outn)形成导电连接。
15.按照权利要求13或14所述的微分电流估算电路，其特征在于关闭差分信号放大器(DV)的部分电路(STD)的第二种导通型的第二个晶体管(MPD3)的栅极引线与电流估算电路(SBS)的第四个输入端(PDn)、第一条引线与供电电压(VDD)、以及第二条引线与两个分支电路(SZW1，SZW2)均形成导电连接，特别是这个第二种导通型的第二个晶体管(MPD3)与设置在差频信器放大器(DV)的一个分支电路(SZW1，SZW2)内的第二种导通型的晶体管(MLP，MLN)的栅极引线形成导电连接。
16.按照权利要求7-11中的任一项和权利要求12-15中的任一项所述的微分电流估算电路，其特征在于调整差分信号放大器之工作点的部分电路(SAP)与可以关闭差分信号放大器(DV)的部分电路(STD)错接，使这两个部分电路(SAP，STD)至少有一个共享的组件，也就是说至少有一个组件是同时属于这两个部分电路的(SAP，STD)，同时在调整差分信号放大器之工作点的部分电路(SAP)内这个共享的组件是第二种导通型的第二个晶体管(MB3)，及/或在可以关闭差分信号放大器(DV)的部分电路(STD)内这个共享的组件是第二种导通型的第一个晶体管(MB3)。
17.按照前述权利要求中的任一项所述的微分电流估算电路，其特征在于激活差分信号放大器(DV)的部分电路(STA)与差分信号放大器(DV)的两个输出端(outp，outn)形成导电连接，也与电流估算电路(SBS)的第五个输入端(PRECH)及第六个输入端(PRECHn)形成导电连接。
18.按照权利要求17所述的微分电流估算电路，其特征在于部分电路(STA)至少具有两个第一种导通型的晶体管(VPREn1，MPREn2)，其中，-一个第一种导通型的晶体管(MPREn1)的第一条引线与差分信号放大器(DV)的第一个输出端(outp)形成导电连接，-另外一个第一种导通型的晶体管(MPREn2)的第一条引线与差分信号放大器(DV)的第二个输出端(outn)形成导电连接，-第一种导通型的两个晶体管(MREn1，MPREn2)的第二条引线分别连接至一个供电电压(VDD)，且其栅极引线与电流估算电路(SBS)的第五个输入端(PRECH)形成导电连接。
19.按照权利要求17或18所述的微分电流估算电路，其特征在于部分电路(STA)至少具有两个第二种导通型的晶体管(MPREp1，MPREp2)，其中，-第二种导通型的两个晶体管(MPREp1，MPREp2)的第一条引线分别连接至一个电压，特别是连接至调整差分信号放大器(DV)之工作点的部分电路的第二种导通型的第一个晶体管(MB4)之栅极引线的电压，同时第二种导通型的两个晶体管(MPREp1，MPREp2)的栅极引线与电流估算电路(SBS)的第六个输入端(PRECHn)形成导电连接。-一个第一种导通型的晶体管(MREp1)的第二条引线与差分信号放大器(DV)的第一个输出端(outp)形成导电连接，另外一个晶体管(MREp2)的第二条引线与差分信号放大器(DV)的第二个输出端(outn)形成导电连接。
20.一种具有第一个部分电路及第二个部分电路的读数放大器电路，其中，-第一个部分电路(ST1)具有两个交叉耦合的换流器，其中一个换流器与读数放大器电路(LV)的第一个输出端(SO)形成导电连接，另外一个换流器则与读数放大器电路(LV)的第二个输出端(SON)形成导电连接，-每一个换流器均具有一个第二种导通型的晶体管(M2，M5)，这两个晶体管(M2，M5)分别与另外一个第二种导通型的晶体管(M1，M6)并联，且晶体管(M1，M6)的栅极引线与读数放大器电路(LV)的第一个输入端(SAEN)形成导电连接，-第二个部分电路(ST2)具有第一个分支电路及第二个分支电路，其中第一个分支电路与第一个部分电路的第一个换流器形成导电连接，第二个分支电路与第一个部分电路的第二个换流器形成导电连接，-第二个部分电路具有一个晶体管(M9)，而且晶体管(9)的第一条引线与机壳电位形成导电连接，第二条引线与两个分支电路形成导电连接，这种读数放大器的特征为第二个部分电路(ST2)的第一个分支电路及第二个分支电路均具有两个晶体管(M4，MH1；M8，MH2)，而且这些晶体管(M4，MH1；M8，MH2)在两个分支电路内均以并联方式连接。
21.按照权利要求20所述的读数放大器电路，其特征在于设置在两个分支电路内的晶体管(M4，MH1；M8，MH2)均为第一种导通型的晶体管。
22.按照权利要求20或21所述的读数放大电路，其特征在于-第一个分支电路的第一个晶体管(M4)的栅极引线与读数放大器电路(LV)的第二个输入端(NN)形成导电连接，-第一个分支电路的第二个晶体管(MH1)的栅极引线与读数放大器电路(LV)的第三个输入端(HOLD)形成导电连接，-第二个分支电路的第一个晶体管(M8)的栅极引线与读数放大器电路(LV)的第四个输入端(NP)形成导电连接，-第二个分支电路的第二个晶体管(MH2)的栅极引线与读数放大器电路(LV)的第三个输入端(HOLD)形成导电连接。
23.一种用于读取及估算半导体记忆胞元(特别是SRAM记忆胞元)的记忆状态的电路配置，其中半导体记忆胞元(Z)的第一条引线与一个数据传输线组的第一条数据传输线(BL)形成导电连接，第二条引线则与一个数据传输线组的第二条数据传输线(BLB)形成导电连接，这种电路配置具有-一个按照权利要求1-19中的任一项所述的微分电流估算电路(SBS)，-一个与微分电流估算电路(SBS)串接在一起的读数放大器电路(LV)。
24.按照权利要求23所述的电路配置，其特征在于具有一个按照权利要求20-22中的任一项所述的读数放大器电路(LV)。
25.一种用于读取及估算半导体记忆胞元(特别是SRAM记忆胞元)的记忆状态的电路配置，其中半导体记忆胞元(Z)的第一条引线与一个数据传输线组的第一条数据传输线(BL)形成导电连接，第二条引线则与一个数据传输线组的第二条数据传输线(BLB)形成导电连接，这种电路配置具有-一个电流估算电路(SBSA；SBS)，特别是一种微分电流估算电路，也就是具有切断电流估算电路的装置的电流估算电路，-一个按照权利要求20-22中的任一项所述的、并与电流估算电路(SBSA；SBS)串接在一起的读数放大器电路(LV)。
26.按照权利要求25所述的电路配置，其特征在于具有一个按照权利要求1-19中的任一项所述的微分电流估算电路(SBS)。
27.按照权利要求23-26中任一项所述的电路配置，其特征在于具有一个在完成一个读取过程后自动切断电流估算电路(SBS；SBSA)的部分电路(STDA)，这个自动切断电流估算电路(SBS；SBSA)的部分电路(STDA)与电流估算电路(SBS；SBSA)的至少一个输入端及读数放大器电路(LV)的至少一个输出端(SO，SON)均形成导电连接。
28.按照权利要求27所述的电路配置，其特征在于自动切断电流估算电路的部分电路(STDA)与微分电流估算电路(SBS)的第三个输入端(PD)及第四个输入端(PDn)均形成导电连接。
29.按照权利要求27或28所述的电路配置，其特征在于自动切断电流估算电路的部分电路(STAD)具有一个由一个与非门、一个换流器(I)、以及一个触发器(FF)构成的串联电路。
30.按照权利要求29所述的电路配置，其特征在于与非门的的输入端与读数放大器的输出端(LV)连接，触发器(FF)的一个输出端与微分电流估算电路(SBS)的第四个输入端(PDn)、触发器(FF)的第二个输出端与微分电流估算电路(SBS)的第三个输入端(PD)及读数放大器电路(LV)的第三个输入端(HOL)均形成导电连接。
31.一种用于读取及估算半导体记忆胞元(特别是SRAM记忆胞元)的记忆状态的电路配置，其中半导体记忆胞元(Z)的第一条引线与一个数据传输线组的第一条数据传输线(BL)形成导电连接，第二条引线则与一个数据传输线组的第二条数据传输线(BLB)形成导电连接，这种电路配置具有-一个电流估算电路(SBSA)，特别是一种微分电流估算电路，也就是具有切断电流估算电路的装置的电流估算电路，-一个与电流估算电路(SBSA)串接在一起的读数放大器电路(LV)，这种电路配置的特征在于具有一个在完成一个读取过程后自动切断电流估算电路(SBSA)的部分电路(STAD)，这个自动切断电流估算电路(SBSA)的部分电路(STAD)与电流估算电路(SBSA)的至少一个输入端及读数放大器电路(LV)的至少一个输出端(SO，SON)均形成导电连接。
32.按照权利要求27或28所述的电路配置，其特征在于自动切断电流估算电路的部分电路(STAD)具有一个由一个与非门、一个换流器(I)、以及一个触发器(FF)构成的串联电路。
33.按照权利要求29所述的电路配置，其特征在于与非门的的输入端与读数放大器的输出端(LV)连接，触发器(FF)至少具有一个与电流估算电路(SBSA)的一个输入端形成导电连接的输出端。
全文摘要
一种微分电流估算电路(SBS)，具有一个差分信号放大器(DV)及调整电流估算电路(SBS)的输入电阻的装置(MIN，MINB)。这个装置(MIN，MINB)与差分信号放大器(DV)的输出端(outp，outn)、差分信号放大器(DV)的输入端(inn，inp)、以及信号线(BL，BLB)均形成导电连接。差分信号放大器(DV)的输入端(inn，inp)亦与信号线(BL，BLB)形成导电连接。一种具有一个部分电路(ST2)的读数放大器电路(LV)，即使在串接的电路(特别是电流估算电路(SBS))被切断后，部分电路(ST2)的输入端不再有来自串接的电路(特别是电流估算电路(SBS))提供的信号，在读数放大器电路(LV)的输出端仍然能够持续获得信号。微分电流估算电路(SBS)及读数放大器电路(LV)均设置在用于读取及估算半导体记忆胞元的记忆状态的电路配置内。一个具有自动切断功能的部分电路(STAD)可以在读取过程开始前自动激活电流估算电路，并在读取过程结束后自动切断电流估算电路。
文档编号G11C7/06GK1455413SQ0312414
公开日2003年11月12日 申请日期2003年5月6日 优先权日2002年5月2日
发明者B·维奇特, D·施米特·兰德斯德尔, J－Y·拉古尔 申请人:因芬尼昂技术股份公司