专利名称：读/编程电位发生电路的制作方法
技术领域：
本发明涉及电可编程元件的读/编程电位发生电路，特别是用于由E(电)-熔断元件、反熔断元件等构成的熔断电路的读/编程电位发生电路。
背景技术：
半导体存储器领域中，利用从不良单元置换为冗余单元来补救芯片的冗余技术为人们所熟知。
然而，随着近年来的元件的微细化、高性能化(电路裕度的减少)，在组装工序后的测试中存在芯片的不良率增大的倾向。这种不良率增大招致产品成本的上升，故近年来要求在封装工序后再次利用冗余技术来补救有不良单元的芯片。
因此，为了在封装后也能对不良单元的地址(不良地址)进行编程，有关存储不良地址用的熔断电路的程序元件，正在从激光熔断元件置换为可电编程的电熔断元件(E-熔断元件、反熔断元件等)。
另外，在FPGA制造厂家中，在1992年前后起也在进行封装工序后能够使不良单元置换为冗余单元的产品开发。这是“存储器方式”即用与存储器阵列内的存储元件相同的元件存储不良地址的方式。因此，例如在存储器混装逻辑LSI中就产生存储器与逻辑电路(门阵列)之间难以进行定时调整、由于部件间的延迟故难以实现动作高速化等问题，结果在这些FPGA制造厂家中，现在也在推进用电熔断元件、特别是反熔断元件的熔断电路的开发。
这里，所谓反熔断元件是指由电容器构成的熔断元件，由于与通常的熔断元件(激光熔断元件、E-熔断元件等)的逻辑相反，故称作反熔断元件。例如通常的熔断元件在初始状态(未切断)中为导通状态，利用激光或大电流引起的切断(编程)，成非导通状态，然而反熔断元件在初始状态(绝缘层未破坏)中为非导通状态，利用大电压引起的绝缘层破坏(编程)，成导通状态。
作为反熔断元件的绝缘层已知有例如ONO(氧化层/氮化层/氧化层)。此外，也可用非晶硅等半导体代替该绝缘层。再有，由DRAM制造厂家还发表了例如使用叠层型存储单元的电容器的反熔断元件、和使用EEPROM存储单元的栅间绝缘层(ONO)的反熔断元件等。
可是，通用LSI为了组装后进行用冗余电路的单元置换动作，如图1所示，采用由高电位发生电路(VBP发生电路)11发生的高电位VBP，实行对程序元件12的编程。
图1的电路中，为了确认电源接通(Power ON)时程序元件12的状态(导通状态/非导通状态)，用高电位发生电路(VBP发生电路)11生成高电位VBP。而且，编程(Program)时，为了实行对程序元件12的编程，用高电位发生电路(VBP发生电路)11生成高电位VBP。也就是说，对电源接通时的程序元件的状态确认动作与编程时的编程动作中的任一个动作，都用高电位发生电路11生成高电位VBP。
这里，如通用DRAM那样，只在制造者侧进行对程序元件12的存取(编程)动作的LSI的情况下，不发生特别问题，但如DRAM混装逻辑LSI那样，在用户侧也进行对程序元件12的存取(编程)动作的LSI的情况下，会发生下述的问题。
第一，在用户侧进行对程序元件12的编程，对用户来说是必要的，但希望用激光熔断元件的芯片与用可电编程的程序元件的芯片在处理上是相同的。然而，后一种芯片如图1所示，存在的问题是高电压发生电路11生成的编程用的高电位VBP，始终供给程序元件或阻挡晶体管等元件。
第二，存储器混装逻辑LSI等的混装LSI中所用的电位，一般设定得比通用存储器等的通用LSI中所用的电位要低，因此难以由该电位发生编程所需的电位。作为解决的措施，通用LSI中如专利文献3中提出使用2级升压电路的2级升压方式，或如专利文献4提出使用负电位发生电路的方式等，但为了得到必要的负荷驱动力，必须配置多个这样的电路。
第三，通用LSI中通常处于在电源接通到电源关断期间始终发生高电位VBP的状态。另一方面，混装LSI中所用的晶体管的栅绝缘层厚度比通用LSI中所用的晶体管的栅绝缘层厚度来得薄。因此，混装LSI中存在晶体管受到高电压VBP破坏的危险性，晶体管可靠性发生问题。
示出上述相关技术的有关文献如下。
专利文献1特开2001-67893号公报专利文献2特开2002-203901号公报专利文献3美国专利6,278,651号说明书专利文献4美国专利6,333,667号说明书发明内容本发明实施例子有关的读/编程电位发生电路，具备发生对熔断元件编程所必要的编程电位的第1电位发生电路、发生为了对所述熔断元件检查其状态所必要的读电位的第2电位发生电路，所述读电位的值低于所述编程电位的值。
本发明实施例子有关的读/编程方法，具备下述工序即与电源接通同步地发生读电位，将所述读电位加到熔断元件并检查其状态，根据CPU的命令发生高于所述读电位的编程电位，将所述编程电位加到所述熔断元件并实行其编程。
图1示出以往的电位发生电路。
图2示出本发明的第1实施例的电位发生电路。
图3示出VBP发生电路的电路例。
图4示出图3电路的动作波形。
图5为关于负荷驱动力的说明图。
图6示出VBP发生电路的电路例。
图7示出图6电路的动作波形。
图8示出本发明的第2实施例的VBP发生电路的电路例。
图9示出图8电路的动作波形。
图10示出本发明的第3实施例的VBP发生电路的电路例。
图11示出图10电路的动作波形。
图12示出本发明的第4实施例的VBP发生电路的电路例。
图13示出熔断电路的具体例。
图14示出含有本电路的混装LSI的配置图。
图15示出含有本电路的通用LSI的配置图。
具体实施例方式
以下参照附图详细说明实施本发明实施例用的最佳形态。
1.概要本发明的实施例有关的读/编程电位发生电路具备第1电位发生电路与第2电位发生电路，第1电位发生电路在例如电源接通时等检查程序元件的状态(导通状态/非导通状态)时输出为了该状态检查所必要的读电位，第2电位发生电路在对程序元件的编程时输出为了编程(例如在反熔断元件中绝缘层的破坏)所必要的编程电位(＞读电位)。
这样，通过使读(检查)时加到程序元件的电位与编程时加到程序元件的电位各不相同，能解除例如状态检查时的程序元件的高负荷状态。又，这样通过设置第1及第2电位发生电路，也缓和了程序元件布局上的制约。
又在电源接通至电源切断的期间，第1及第2电位发生电路并不总是将读/编程电位加到程序元件上，在对程序元件的读/编程以外的期间，对程序元件加上接地电位。
这样，通过只在必要时将读/编程电位加到程序元件，可避免对程序元件和阻挡晶体管等的元件过大的电压状态。
2.第1实施例第1实施例中，读/编程电位发生电路由在电源接通(读)时输出必要的读电位的VBP发生电路(Power_ON)与对程序元件的编程时输出必要的编程电位(＞读电位)的VBP发生电路(Program)所构成。这样，可解除读时的程序元件的高负荷状态，也缓和程序元件的布局上的制约。而且，即使采用这样的构成，在用户侧也能够进行与用通常的激光熔断元件的LSI相同的处理。
以下说明具体例。
(1)读/编程电位发生电路图2示出本发明的第1实施例有关的读/编程电位发生电路及其周边电路。
VBP发生电路(Program)11A是发生编程电位的电路，编程时，将编程电位作为VBP加到程序元件12的一端。编程信号PMPVBP是使VBP发生电路(Program)11A动作用的信号，在编程信号PMPVBP为“H”期间，VBP发生电路11A为动作状态。
根据CPU供给的命令，生成编程信号PMPVBP。在命令表示编程时，编程信号PMPVBP为“H”。CPU可以与读/编程电位发生电路一起形成于一个芯片内，也可以形成于单独的芯片中。电源13对VBP发生电路11A提供电源电位(例如约3.5V)VDD。
VBP发生电路(Power-ON)11B是发生读电位的电路，在电源接通时的程序元件12的状态检查(读)中，该读电位作为VBP加到程序元件12的一端。读电位具有为了检查程序元件12的状态所必要的值，但该值通常为低于编程电位的值。来自逻辑电源14的逻辑电源电位(例如约1.2V)提供给VBP发生电路11B。
此外，控制信号POR、Chrdy、PMPVBP是控制VBP发生电路11B的动作的信号。
程序元件12的另一端串联地连接N沟道MOS晶体管N2、N3。对晶体管N2的源极输入接地电位VSS，其漏极连接晶体管N3的源极。逻辑信号LOG输入到晶体管N2的栅极。
逻辑电路15生成逻辑信号LOG。逻辑信号LOG是根据地址信号生成的选择信号，而且在对程序元件12实行编程时为“H”。
晶体管N3的源极连接到晶体管N2的漏极，漏极连接到程序元件12的另一端。对晶体管N3的栅极输入高电位(例如约3.5V)VBT。VBT发生电路16根据控制信号POR、Chrdy、PMPVBP发生高电位VBT。
晶体管N3具有作为阻挡晶体管的功能，即在编程(例如在反熔断元件场合，绝缘层的破坏)后，具有不使高电位VBP传递到晶体管N2侧的功能。例如，编程时，在程序元件12已是编程状态(导通状态)的场合，VBT为“L”，晶体管N3为截止。
此外，在读时，节点BB被接到锁存电路24，且逻辑信号LOG为“L”，VBT为“H”。结果，将程序元件12的状态(导通状态/非导通状态)锁存于锁存电路。
(2)VBP发生电路(Power-ON)图3示出VBP发生电路(Power-ON)的电路例。图4示出图3的电路的动作波形。
芯片起动信号POR是在将电源供给芯片时为“H”的信号，经由反相器INV1输入至或非电路NOR1。熔断元件锁存动作结束信号Chrdy是当熔断元件数据被锁存到锁存电路时为“H”的信号，被输入至或非电路NOR1。编程信号PMPVBP及或非电路NOR1的输出信号一起输入到或非电路NOR2。
或非电路NOR2的输出信号PRCY分别输入到P沟道MOS晶体管PO的栅极和N沟道MOS晶体管NO的栅极。在晶体管PO的源极加上电源电位(例如来自DRAM管芯供给的电源电位，约3.5V)VDD，在晶体管NO的源极加上接地电位VSS。从晶体管PO、NO的漏极得到输出信号NC。输出信号NC提供给N沟道MOS晶体管NB的栅极。
另一方面，或非电路NOR1的输出信号经由反相器INV2输入到延迟电路17。延迟电路17的输出信号经由反相器INV3、INV4、INV5后，作为信号NE供给N沟道MOS晶体管NA的栅极。对晶体管NA的漏极供给来自逻辑电路的逻辑电源电位(例如约1.2V、约2.5V等)，从晶体管NB的源极得到VBP。晶体管NA的源极与晶体管NB的漏极互相连接。
此外，供给晶体管NA、NB的栅极的电位是由DRAM管芯供给的电源电位(例如约3.5V)VDD，晶体管NA、NB的栅极电位大于逻辑电源电位(例如约1.2V、约2.5V等)。
以下对基本动作进行说明。
①读(电源接通)时在Chrdy＝“L”、PMPVBP＝“L”的状态下，利用电源接通，芯片起动信号POR变为“H”时，节点NC、NE一起变为“H”。这时，由于晶体管NA、NB导通，故输出逻辑电源电位(例如约1.2V)作为VBP。当读出熔断元件数据并将该数据锁存到锁存电路时，熔断元件锁存动作结束信号Chrdy变为“H”，节点NC、NE一起变为“L”。
本例中，一当熔断元件锁存动作结束信号Chrdy变为“H”时，首先节点NC变为“L”，其后经过一定时间，节点NE变为“L”。之所以在从或非电路NOR1的输出端至晶体管NA的栅极的路经上设定一定的延迟时间，是为了使晶体管NA、NB的连接节点CC充电到逻辑电源电位。
②编程时当编程信号PMPVBP为“H”时，节点NC变为“H”。在编程信号PMPVBP为“H”期间，节点NC被固定在“H”上。编程时，由于从VBP发生电路11A(参看图2)输出高电位(例如约8V)VBP，故若节点NC为“L”时，就有可能损坏晶体管NB的栅极，因此为了确保晶体管NB的可靠性，将节点NC固定在“H(例如约3.5V)”。
这时，节点NE为“L”，晶体管NA截止，但由于读时，晶体管NA、NB的连接点CC被充电到逻辑电源电位(例如约1.2V)，故缓解了对晶体管NB所加的电压状态。
③其他期间(A)既不是读期间，也不是编程期间，该期间(A)中没有必要供给来自VBP发生电路11A、11B的VBP。因此，该期间(A)中使POR和Chrdy为“H”，PMPVBP为“L”，节点NC、NE都为“L”。这时，设定VBP为0V。
此外，读动作是与电源接通同步地进行，而编程动作例如根据CPU的命令进行。
(3)关于负荷驱动力下面说明在存储器混装逻辑LSI等的混装LSI中也能确保充分的负荷驱动力的构成。本例中在编程时为了确保具有充分负荷驱动力的高电位VBP，新设置为了将芯片外部生成的编程电位取入芯片内部用的专用电源引脚。
图5示出编程电位发生电路的负荷特性。
该负荷特性是假设用电源电位VDD在芯片内部生成编程电位的情况。横轴表示编程电位发生电路的输出端电位VBP，纵轴表示编程电位发生电路的输出端流过的电流IBP。
从该负荷特性可见，在要求例如编程电位约8V、负荷电流大于3mA的情况下，电源电位VDD必须约3.5V。假定电源电位VDD约用3V，若不准备多个编程电位发生电路，则不能满足必要的负荷能力。
混装LSI和通用LSI中电源电位VDD的值都逐年下降，要实现必要的负荷能力是非常艰难的。因此，通常采用多个编程电位发生电路来抑制负荷能力的下降。然而这时产生的问题是增大了布局面积。
另外，像以往那样，电源接通(读)时加到程序元件的电位也由编程电位发生电路生成的情况下，电位发生电路陷入功能过多的状态，结果电源接通时有可能发生意外的坏影响，例如存在程序元件损坏的危险性。
因此，混装LSI中，考虑对封装的引脚往往留有空脚，新附加编程用的专用电源引脚。这样，例如通过从芯片外部至内部经由专用电源引脚供给编程电位，可使编程电位发生电路即VBP发生电路(Program)的个数为1个。
此外，通过将编程电位发生电路(VBP发生生电路(Program)与读电位发生电路(VBP发生电路(Power-ON))分开，在读时对编程元件加上读电位(＜编程电位)，这样，不会对编程元件加上不要的电压状态。
又，本例中虽然新增加读电位发生电路(VBP发生电路(Power-ON))，但由于可将编程电位发生电路(VBP发生电路(Program))做成1个，故从总体上说，缩小了布局尺寸，且可提供没有布局上制约的读/编程电位发生电路。
(4)关于晶体管的可靠性其次，为了确保晶体管的可靠性，采用如下的构成。
也就是说，如果在从电源接通至电源关断期间，晶体管始终处在被加上电压的状态下，则存在该晶体管被损坏的危险性。因此在对程序元件的读/编程以外的期间，使得不对晶体管施加电压。
这样，避免对程序元件和与之连接的阻挡晶体管等元件加上过分的电压状态，以提高元件的可靠性。
以下就具体例子进行说明。
图6示出VBT发生电路的一例。
控制信号POR、Chrdy、PMPVBT输入到限幅器18。振荡器19根据限幅器18的输出信号进行动作。振荡器19的输出信号被输入到泵电路20。泵电路20的输出信号为VBT，并通过将其反馈到限幅器18，使泵电路20的输出信号VBT的电平保持一定。
图7示出图6的VBT发生电路的动作波形。
在电源接通(读)时，当芯片起动信号POR为“H”时，VBT发生电路成为动作状态。结果，作为VBT输出例如约3.5V。该VBT被加到图2的阻挡晶体管N3的栅极。此后当熔断元件锁存动作结束信号Chrdy为“H”时，VBT发生电路就成非动作状态，VBT为0V。
在编程时，在编程信号PMPVBP为“H”的期间中，从VBT发生电路16输出约3.5V作为VBT。该VBT被加到图2的阻挡晶体管N3的栅极。当编程信号PMPVBP为“L”时，VBT发生电路就成非动作状态，VBT为0V。
此外，在电源接通期间(Power-ON)与编程期间(PROGRAM)之间，控制信号POR、Chrdy、PMPVBT全都为“L”，VBT为接地电位VSS。
3.第2实施例第2实施例与第1实施例相比，在VBP发生电路(Power-ON)的构成上具有特征。即，第2实施例中，读/编程电位发生电路及其周边电路也与图2相同。
图8示出VBP发生电路(Power-ON)的电路例。图9示出图8的电路的动作波形。
芯片起动信号POR经由反相器INV1输入至或非电路NOR1。熔断元件锁存动作结束信号Chrdy被输入至或非电路NOR1。编程信号PMPVBP及或非电路NOR1的输出信号一起输入到或非电路NOR2。
或非电路NOR2的输出信号PRCY分别输入到P沟道MOS晶体管PO的栅极和N沟道MOS晶体管NO的栅极。在晶体管PO的源极加上电源电位VDD，在晶体管NO的源极加上接地电位VSS。从晶体管PO、NO的漏极得到输出信号NC。输出信号NC提供给N沟道MOS晶体管NB的栅极。
另一方面，或非电路NOR1的输出信号经由反相器INV2输入到延迟电路17。延迟电路17的输出信号经由反相器INV3、INV4后，作为信号NE供给P沟道MOS晶体管PA的栅极。对晶体管PA的源极上供给来自逻辑电路的逻辑电源电位，从晶体管NB的源极输出VBP。晶体管PA的漏极与晶体管NB的漏极互相连接。
此外，供给晶体管PA、NB的栅极的电位是由DRAM管芯供给的电源电位VDD，晶体管PA、NB的栅极电位大于逻辑电源电位。
以下对基本动作进行说明。
在读(电源接通)时，在Chrdy＝“L”、PMPVBP＝“L”的状态下，利用电源接通，芯片起动信号POR变为“H”时，节点NC变为“H”，节点NE变为“L”。这时，由于晶体管PA、NB导通，故输出逻辑电源电位作为VBP。之后，当熔断元件锁存动作结束信号Chrdy变为“H”，则节点NC变为“L”，NE变为“H”。
本例中一当熔断元件锁存动作结束信号Chrdy变为“H”时，首先节点NC变为“L”，其后经过一定时间，节点NE变为“H”。之所以在从或非电路NOR1的输出端至晶体管PA的栅极的路经上设定一定的延迟时间，是为了使晶体管PA、NB的连接节点充电到逻辑电源电位。
编程时，当编程信号PMPVBP为“H”时，节点NC变为“H”。在编程信号PMPVBP为“H”期间，节点NC被固定在“H”上。编程时，由于从VBP发生电路11A(参看图2)输出高电位(例如约8V)VBP，故若节点NC为“L”时，就有可能损坏晶体管NB的栅极，因此为了确保晶体管NB的可靠性，将节点NC固定在“H”。
期间(A)既不是读期间，也不是编程期间，该期间(A)中没有必要供给来自VBP发生电路11A、11B的VBP。因此，该期间(A)中使POR和Chrdy为“H”，PMPVBP为“L”，节点NC为“L”，节点NE为“H”。这时，设定VBP为0V。
4.第3实施例第3实施例也与第2实施例相同，与第1实施例相比，在VBP发生电路(Power-ON)的构成上具有特征。即，第3实施例中，读/编程电位发生电路及其周边电路也与图2相同。
图10示出VBP发生电路(Power-ON)的电路例。图11示出图10的电路的动作波形。
芯片起动信号POR输入到与非电路NAND 21，熔断元件锁存动作结束信号Chrdy经由反相器INV 21输入到与非电路NAND 21。与非电路NAND 21的输出信号成为PRCY。
该输出信号PRCY经由反相器INV 20及延迟电路21后，作为信号NE输入到N沟道MOS晶体管N25的栅极。对晶体管N25的漏极供给逻辑电源电位。
又，输出信号PRCY经由延迟电路22后，输入到N沟道MOS晶体管N21的栅极，并经由延迟电路22及反相器INV 24后，输入到N沟道MOS晶体管N22的栅极。
对P沟道MOS晶体管P21、P22的源极共同加上VBT。晶体管P21的栅极接到晶体管P22的漏极，晶体管P22的栅极接到晶体管P21的漏极。晶体管N21的源极连接接地点，漏极连接晶体管P21的漏极。晶体管N22的源极连接接地点，漏极连接晶体管P22的漏极。
从晶体管P22、N22的连接点输出信号NA。信号NA被输入到P沟道MOS晶体管P23的栅极。对晶体管P23的源极加上VBT。
再有，与非电路NAND21的输出信号PRCY经由反相器INV22，输入到或非电路NOR21。对NOR21还输入编程信号PMPVBP。或非电路NOR21的输出信号NB输入到N沟道MOS晶体管N23的栅极。晶体管N23的源极连接接地点，漏极接到晶体管P23的漏极。
从晶体管P23、N23的连接点输出信号NC。信号NC输入到N沟道MOS晶体管N26的栅极。晶体管N26的漏极接到晶体管N25的源极，从晶体管N26的源极输出VBP。
又，编程信号PMPVBP经由延迟电路23后，输入到N沟道MOS晶体管N27的栅极，并经由延迟电路23及反相器INV23后，输入到N沟道MOS晶体管N28的栅极。
对P沟道MOS晶体管P25、P26的源极共同加上VBT。晶体管P25的栅极与晶体管P26的漏极相连，晶体管P26的栅极与晶体管P25的漏极相连。晶体管N27的源极连接接地点，漏极接到晶体管P25的漏极。晶体管N28的源极连接接地点，漏极接到晶体管P26的漏极。
从晶体管P25、N27的连接点输出信号NG。信号NG输入到P沟道MOS晶体管P24的栅极。从晶体管P26、N28的连接点输出信号NF。信号NF输入到N沟道MOS晶体管N24的栅极。
对晶体管P24的源极加上逻辑电源电位，晶体管N24的源极上接有晶体管N26的栅极。
以下说明基本动作。
读(电源接通)时，在Chrdy＝“L”、PMPVBP＝“L”的状态下，利用电源接通，芯片起动信号POR变为“H”时，与非电路NAND 21的输出信号PRCY就为“L”。结果，NE＝“H”，NA＝“L”，NB＝“L”，NC＝“H”，晶体管N25、N26都导通，故作为VBP输出逻辑电源电位。
然后，当熔断元件锁存动作结束信号Chrdy为“H”时，与非电路NAND 21的输出信号PRCY变为“H”。结果，NE＝“L”，NA＝“H”，NB＝“H”，NC＝“L”，晶体管N25、N26都截止。
本例中，当熔断元件锁存动作结束信号Chrdy为“H”时，先是NC为“L”，其后经过一定时间，NE为“L”。之所以这样错开晶体管N25、N26截止的时刻，是为了使晶体管N25、N26的连接节点ND3充电到逻辑电源电位。
设定晶体管N25、N26截止时VBP为接地电位(0V)。
编程时，当编程信号PMPVBP为“H”时，NB变为“L”。另一方面，由于NG＝“L”，NF＝“H”，故晶体管P24、N24导通。结果，NC被充电到逻辑电源电位。这样，在编程信号PMPVBP为“H”期间，NC被固定于逻辑电源电位。这是考虑到编程时从VBP发生电路11A(参看图2)输出高电位(例如约8V)VBP的情况，是保护晶体管N26的栅极的意思。
5.第4实施例第4实施例与第3实施例相比，在VBP发生电路(Power-ON)的输出部的构成上具有特征。即，第4实施例中，将第3实施例的VBP发生电路(Power-ON)的输出部的N沟道MOS晶体管N25(参看图10)变为P沟道MOS晶体管P27。
图12示出VBP发生电路(Power-ON)的电路例。图12的电路的动作波形与图11相同。
芯片起动信号POR输入到与非电路NAND 21，熔断元件锁存动作结束信号Chrdy经由反相器INV 21，输入到与非电路NAND 21。与非电路NAND 21的输出信号成为PRCY。
该输出信号PRCY经由延迟电路21后，作为信号NE输入到P沟道MOS晶体管P27的栅极。对晶体管P27的源极供给逻辑电源电位。
又，输出信号PRCY经由延迟电路22后，输入到N沟道MOS晶体管N21的栅极，并经由延迟电路22及反相器INV 24后，输入到N沟道MOS晶体管N22的栅极。
对P沟道MOS晶体管P21、P22的源极共同加上VBT。晶体管P21的栅极接到晶体管P22的漏极，晶体管P22的栅极接到晶体管P21的漏极。晶体管N21的源极连接接地点，漏极连接晶体管P21的漏极。晶体管N22的源极连接接地点，漏极连接晶体管P22的漏极。
从晶体管P22、N22的连接点输出信号NA。信号NA被输入到P沟道MOS晶体管P23的栅极。对晶体管P23的源极加上VBT。
再有，与非电路NAND21的输出信号PRCY经由反相器INV22，输入到或非电路NOR21。对NOR21还输入编程信号PMPVBP。或非电路NOR21的输出信号NB输入到N沟道MOS晶体管N23的栅极。晶体管N23的源极连接接地点，漏极接到晶体管P23的漏极。
从晶体管P23、N23的连接点输出信号NC。信号NC输入到N沟道MOS晶体管N26的栅极。晶体管N26的漏极接到晶体管P27的漏极，从晶体管N26的源极输出VBP。
又，编程信号PMPVBP经由延迟电路23后，输入到N沟道MOS晶体管N27的栅极，并经由延迟电路23及反相器INV23后，输入到N沟道MOS晶体管N28的栅极。
对P沟道MOS晶体管P25、P26的源极共同加上VBT。晶体管P25的栅极与晶体管P26的漏极相连，晶体管P26的栅极与晶体管P25的漏极相连。晶体管N27的源极连接接地点，漏极接到晶体管P25的漏极。晶体管N28的源极连接接地点，漏极接到晶体管P26的漏极。
从晶体管P25、N27的连接点输出信号NG。信号NG输入到P沟道MOS晶体管P24的栅极。从晶体管P26、N28的连接点输出信号NF。信号NF输入到N沟道MOS晶体管N24的栅极。
对晶体管P24的源极加上逻辑电源电位，晶体管N24的源极上接有晶体管N26的栅极。
以下说明基本动作。
读(电源接通)时，在Chrdy＝“L”、PMPVBP＝“L”的状态下，芯片起动信号POR变为“H”时，与非电路NAND 21的输出信号PRCY就为“L”。结果，NE＝“L”，NA＝“L”，NB＝“L”，NC＝“H”，晶体管P27、N26都导通，故作为VBP输出逻辑电源电位。
然后，当熔断元件锁存动作结束信号Chrdy为“H”时，与非电路NAND 21的输出信号PRCY变为“H”。结果，NE＝“H”，NA＝“H”，NB＝“H”，NC＝“L”，晶体管P27、N26都截止。
本例中，当熔断元件锁存动作结束信号Chrdy为“H”时，先是NC为“L”，其后经过一定时间，NE为“H”。之所以这样错开晶体管P27、N26截止的时刻，是为了使晶体管P27、N26的连接节点ND3充电到逻辑电源电位。
设定晶体管P27、N26截止时VBP为接地电位(0V)。
编程时，当编程信号PMPVBP为“H”时，NB变为“L”。另一方面，由于NG＝“L”，NF＝“H”，故晶体管P24、N24导通。结果，NC被充电到逻辑电源电位。这样，在编程信号PMPVBP为“H”期间，NC被固定于逻辑电源电位。这是考虑到编程时从VBP发生电路11A(参看图2)输出高电位(例如约8V)VBP的情况，是保护晶体管N26的栅极的意思。
6.小结根据本发明的实施例有关的读/编程电位发生电路，则具备发生在读(电源接通)时供给程序元件(E-熔断元件、反熔断元件等)电位的VBP发生电路(Power-ON)与发生在编程时供给程序元件电位的VBP发生电路(Program)。
VBP发生电路(Power-ON)例如在读时发生约1.2V或2.5V作为VBP，VBP发生电路(Program)例如在编程时发生约8V作为VBP。此外，在既不是读又不是编程时，设定VBP为0V。又，设定VBT例如为约3.5V。
这样，通过使用3个电源(例如1.2V、3.5V、8V)且在读/编程以外期间设定VBP为0V，可不发生对程序元件总是施加编程电位(8V)那样的状态。特别是如图13所示，通常程序元件12-1、12-2、…12-i被并联连接于VBP节点与接地点之间。在这种场合也只在必要时使VBP为编程电位(8V)，从而缓和了对程序元件12-1、12-2、…、12-i的过度的电压状态。
又，根据本发明的实施例有关的读/编程电位发生电路，则由于VBP发生电路(Power-ON)与VBP发生电路(Program)互相独立，故可将这些电路和程序元件配置于任意的地方，不造成布局上的制约。此外，对于VBP发生电路(Program)，例如图14和图15所示，也可以在封装上设置VBP引脚(外部端子)，由具有充分驱动力的专用电源(芯片外部)供给编程电位VBP。这样，通过使用专用电源，即使增加VBP发生电路的数目，但总体上可缩小布局尺寸。
本发明的实施例有关的读/编程电位发生电路，对混装有逻辑电路(ASIC等)与存储器电路(DRAM、SRAM等)的存储器混装逻辑LSI是有效的。例如，在这种混装LSI中，可将本发明的实施例有关的读/编程电位发生电路用于存储器电路(冗余电路)中的不良地址的编程。
又，例如在图14所示的系统LSI中，本电路(读/编程电位发生电路)能配置于芯片内的任意位置上。此外，VBP发生电路(Program)表示设于封装上的VBP引脚，是从芯片外部经由VBP引脚将编程用专用电源引入芯片内部的例子。
又如图15所示，本发明实施例有关的读/编程电位发生电路不限于混装LSI，也可适用于通用LSI(通用存储器)。即使在通用LSI，由于元件的微细化，晶体管对电压状态的可靠性也往往成为问题。这时，本电路(读/编程电位发生电路)也可配置在芯片内的任意位置。
本发明的实施例有关的读/编程电位发生电路发生的电位，不限于冗余电路中的不良地址的读/编程，也可适用于各种数据的编程。本发明实施例对容量小的数据(例如512kB以下)进行编程的场合是特别有效的。
例如本发明实施例有关的读/编程电位发生电路可适用于芯片ID的编程、保密代码的编程、以及对移动电话的液晶显示器的对比度有关的数据进行编程的场合。
对本发明实施例有关的熔断电路的编程可在组装工序前或后的任一种状态中实行。
7.其他这样，根据本发明实施例有关的读/编程电位发生电路，则可收到如下的效果。由于各电路互相独立，有可能将程序元件配置于任意的场所，不构成布局上的制约。而且，通过使用具有充分驱动力的专用电源，即使增加高电位发生电路数目，在整体上也可缩小布局尺寸。电源接通时，将高电位发生电路与程序元件跟其他晶体管元件分离开来，从而可防止因电压状态引起的程序元件和其他晶体管元件的损坏。
本发明实施例有关的读/编程电位发生电路对具备BIST(内装自测试)功能和BISR(内装自修复)功能的半导体集成电路特别有效。
附加的优点和修改对本专业的熟练的技术人员来说是显而易见的。因此，本发明在其更广泛方面不受限于这里显示和描述的具体细节和有代表性的实施例。因此在不偏离权利要求及其等效物所限定的一般发明性概念的精神和范围，可作各种修改。
权利要求
1.一种读/编程电位发生电路，其特征在于，具备发生对熔断元件编程所必要的编程电位的第1电位发生电路、发生为了对所述熔断元件检查其状态所必要的读电位的第2电位发生电路，所述读电位的值低于所述编程电位的值。
2.如权利要求1所述的读/编程电位发生电路，其特征在于，利用熔断或绝缘破坏对所述熔断元件进行编程。
3.一种半导体装置，其特征在于，具备权利要求1所述的读/编程电位发生电路与取入所述编程电位用的外部端子。
4.一种半导体装置，其特征在于，具备权利要求1所述的读/编程电位发生电路与由逻辑电源电位驱动的逻辑电路，所述读电位由所述逻辑电源电位生成。
5.如权利要求1所述的读/编程电位发生电路，其特征在于，所述编程是在组装工序前或后的任一种状态下都可以实行的。
6.如权利要求1所述的读/编程电位发生电路，其特征在于，所述编程根据CPU提供的命令执行。
7.如权利要求6所述的读/编程电位发生电路，其特征在于，所述第1电位发生电路利用根据所述命令生成的编程信号进行动作，所述第2电位发生电路利用电源接通进行动作，利用熔断元件数据锁存的结束成为非动作状态。
8.如权利要求7所述的读/编程电位发生电路，其特征在于，所述第2电位发生电路其输出部具有晶体管，在利用所述熔断元件数据锁存的结束成为非动作状态之前，对所述晶体管的漏极充电。
9.如权利要求7所述的读/编程电位发生电路，其特征在于，所述第2电位发生电路其输出部具有晶体管，一当接到所述编程信号时，就对所述晶体管的栅极充电。
10.如权利要求1所述的读/编程电位发生电路，其特征在于，所述检查与电源接通同步地进行。
11.一种熔断电路，其特征在于，具备权利要求1所述的读/编程电位发生电路、共同连接到所述第1及第2电位发生电路的节点、一端连接所述节点的熔断元件、以及连接于所述熔断元件的另一端的阻挡晶体管。
12.如权利要求11所述的熔断电路，其特征在于，在不发生所述编程电位且不发生所述读电位时，设定所述节点为接地电位。
13.如权利要求11所述的熔断电路，其特征在于，在发生所述编程电位及所述读电位中的一个电位时，对所述阻挡晶体管的栅极进行充电。
14.如权利要求11所述的熔断电路，其特征在于，利用所述熔断元件，对芯片ID、保密代码、以及移动电话的液晶显示器的对比度有关的数据中的其中1个数据进行编程。
15.一种读/编程方法，其特征在于，与电源接通同步地发生读电位，将所述读电位加到熔断元件并检查其状态，根据CPU的命令发生高于所述读电位的编程电位，将所述编程电位加到所述熔断元件并实行其编程。
16.如权利要求15所述的读/编程方法，其特征在于，当所述熔断元件都没有被加上所述读电位及所述编程电位时，对所述熔断元件供给接地电位。
17.如权利要求15所述的读/编程方法，其特征在于，一当所述熔断元件的数据锁存到锁存电路时，就结束对所述熔断元件供给所述读电位。
18.如权利要求15所述的读/编程方法，其特征在于，所述编程是在组装工序前或后的任一种状态下都可以实行的。
全文摘要
电源接通时，利用VBP发生电路(Power－ON)发生读电位。将该读电位作为VBP加到程序元件，并检测程序元件的状态。读电位例如由逻辑电源电位生成。编程时，利用VBP发生电路(Program)发生编程电位。编程电位例如从芯片外部供给，作为VBP加到程序元件。在输出读/编程电位期间，对阻挡晶体管的栅极供给VBT例如电源电位。
文档编号G11C5/14GK1577800SQ200410069980
公开日2005年2月9日 申请日期2004年7月16日 优先权日2003年7月17日
发明者今井公正 申请人:株式会社东芝