具有电浮置体晶体管的存储器单元和存储器单元阵列及其操作方法

专利名称：具有电浮置体晶体管的存储器单元和存储器单元阵列及其操作方法
技术领域：
本发明涉及动态随M取存储器("DRAM")单元、阵列、架构和器件，其 中存储器单元包括其中存储有电荷的电浮置体。为了采用和/或制造先进的集成电路，利用可以改进性能、减小漏电 和提高整体按比例缩小的技术、材料和器件是持续的趋势。绝缘体上半导 体(SOI)是一种材料，在该材料上或者在其中(此后统一为"在其上") 可制造或者设置有器件。这样的器件被称作SOI器件并且包括例如部分耗 尽(PD)器件、完全耗尽(FD)器件、多栅(例如双栅或者三栅)器件以 及Fin-FET。其中，一种类型的动态随M取存储器单元基于SOI晶体管的电浮置 体效应(参看例如美国专利6,969,662 )。在这点上，动态随M取存储器单元可以由具有沟道的PD或者FD SOI晶体管(或者形成在体材料/衬 底中的晶体管)构成，该沟道设置在体邻近并通过栅^h质与体分离。考虑 到设置在体区下的绝缘层(或者不导电区，例如在体材料/村底中的不导 电区)，晶体管的体区是电浮置的。存储器单元的状态由SOI晶体管的体 区内的电荷浓度来确定。参照图1A、 1B和1C,在一个实施例中，半导体DRAM阵列10包括多 个存储器单元12，每个存储器单元都由晶体管14构成，晶体管14具有 栅16、电浮置的体区18、源区20和漏区22。体区18设置在源区20与 漏区22之间。此外，体区18设置在区24上或者以上，区24可以是绝缘 区(例如在SOI材料/衬底中)或者不导电区(例如，在体型材料/衬底中)。 绝缘体或者不导电区24可以设置在衬底26上。通过将合适的控制信号施加到选定字线28、选定源线30和/或选定 位线32，数据被写入到选定存储器单元或者从选定存储器单元读取数据。 作为响应，电荷载流子积聚在电浮置体区18中或者从电浮置体区发射和/ 或喷射电荷载流子，其中数据状态由电浮置体区18内的栽流子数量来限 定。注意，美国专利6, 969, 662的全部内容通过引用结合于此，例如包括 其中所说明和示出的特征、属性、架构、配置、材料、技术和优点。通过在体区18中积聚多数载流子(电子或者空穴)34或者从体区18 发射/喷射多数载流子，DRAM阵列10的存储器单元12工作(参看例如图 2A和2B中的N沟道晶体管)。在这点上，传统的写入技术通过例如源区 20和/或漏区22附近的碰撞电离可以在存储器单元12的体区18中积聚 多数载流子34 (在该例子中为"空穴")(参看图2A)。通过例如使源/体 结和/或漏/体结正向偏置，可以从体区18发射或者喷射多数载流子30(参 看图2B)。值得注意的是，至少对于该讨论的目的而言，逻辑高或者逻辑"1" 对应于，例如相对于未被编程的器件和以逻辑低或者逻辑"0"编程的器 件，体区中的多数载流子浓度增加。相反，逻辑低或者逻辑"0"对应于， 例如相对于未被编程的器件和/或以逻辑高或者逻辑'T，编程的器件，体 区中的多数载流子浓度减小。在一种传统的技术中，通过将小的偏压施加到晶体管的漏和施加大于 晶体管的阈值电压的栅偏压来读取存储器单元。在这点上，在采用N型晶 体管的存储器单元的情况下，正的电压被施加到一个或者多个字线28以使能与这些字线相关的存储器单元的读取。漏电流的量通过存储在晶体管 的电浮置体区内的电荷来确定/影响。同样地，传统的读取技术感测响应 于施加在存储器单元的晶体管的栅上的预定电压而提供/生成的沟道电流的量，以确定存储器单元的状态；浮置体存储器单元可以具有两个或者多 个不同电流状态，这些电流状态对应于两个或者多个不同的逻辑状态(例 如，两个不同电流状况/状态对应于两个不同的逻辑状态"1"和"0")。总之，用于具有N沟道型晶体管的存储器单元的传统写入编程技术一 般通过沟道碰撞电离(参看图3A)或者通过带带隧穿(栅感应漏极漏电 流"GIDL")(参看图3B)来提供过量的多数载流子。多数栽流子可以通 过漏侧空穴去除(参看图4A )、源侧空穴去除(参看图4B)或者例如利用 背栅脉冲通过漏和源空穴去除来去除(参看图4C)。值得注意的是，传统编程/读取技术经常导致相对大的功耗(例如由 于高的写入"0"电流)和相对小的存储器编程窗口。 一方面，本发明涉 及编程/读取方法的组合，该组合允许相对低功率的存储器编程并且提供 了相对较大的存储器编程窗口 (例如，都至少相对于传统编程技术)。这 种新方法也可以提供电浮置体存储器单元，该电浮置体存储器单元可以对 工艺变化不那么敏感并且可以包括改进的保持特性。发明内容本文i兌明和示出了许多发明。本发明不限于任意单个方面也不限于其 实施例，还不限于这些方面和/或实施例的任意组合和/或排列。此外，本 发明的每个方面和/或其实施例可以被单独采用或者与本发明的一个或者 多个其它方面和/或其实施例组合地采用。出于简洁的目的，这些排列和 组合中的许多在此不作单独讨论。一方面，本发明涉及一种集成电路器件(例如逻辑或者分离存储器 件)，该集成电路器件包括存储器单元，该存储器单元包括电浮置体晶体 管(例如N沟道型晶体管或者P沟道型晶体管)。电浮置体晶体管包括源 区、漏区、设置在源区和漏区之间的体区和设置在体区之上的栅，其中体 区被电浮置。存储器单元包括(i)表示电浮置体晶体管的体区中的第一 电荷的第一数据状态和(ii)表示电浮置体晶体管的体区中的第二电荷的 第二爽:据状态。集成电路器件还包括耦合到存储器单元的数据写入电路， 用于施加(i)第一写入控制信号到存储器单元以在其中写入第一数据状态；和施加(ii)第二写入控制信号到存储器单元以在其中写入第二数据 状态;其中响应于施加到存储器单元的第一写入控制信号，电浮置体晶体 管生成第一双极晶体管电流，该第一双极晶体管电流基本上提供了电浮置 体晶体管的体区中的第一电荷。在这点上，第一写入控制信号导致、提供、 产生和/或引起第 一双极晶体管电流。在一个实施例中，第 一写入控制信号包括施加到栅的信号和施加到源 区的信号，其中施加到源区的信号包括具有第一幅度的第一电压和具有第 二幅度的第二电压。在另一实施例中，第一写入控制信号包括施加到栅的 信号和施加到漏区的信号，其中施加到漏区的信号包括具有第 一幅度的第 一电压和具有第二幅度的第二电压。在又一实施例中，第一写入控制信号包括施加到栅的信号和施加到源 区的信号，用于导致、提供、产生和/或引起第一双极晶体管电流。在该 实施例中，施加到源区的信号包括具有第 一幅度的第 一 电压和具有第二幅 度的第二电压，且施加到栅的信号包括具有第三幅度的第三电压和具有第 四幅度的第四电压。在另一实施例中，第一写入控制信号包括施加到栅的信号和施加到漏 区的信号，其中U)施加到漏区的信号包括具有第一幅度的第一电压和 具有第二幅度的第二电压，且(u)施加到栅的信号包括具有第三幅度的 第三电压和具有第四幅度的第四电压。在其它实施例中，第 一写入控制信号包括施加到栅的信号和施加到漏 区的信号，其中响应于第一双极晶体管电流在电浮置体区中生成多数载流 子。在该实施例中，施加到栅的信号可以相对于施加到漏区的信号在时间 上变化以导致、提供、产生和/或引起多数载流子积聚在电浮置体区的一 部分中，该部分与栅介质邻近或者在栅介质附近，该栅介质设置在栅与电 浮置体区之间。当然，施加到栅的信号可以在施加到漏区的信号之前改变 或者终止。在某些实施例中，第二写入控制信号包括施加到栅的信号、施加到源 区的信号以及施加到漏区的信号。施加到漏区的信号可以包括闭锁电压以 防止第一数据状态被写入到电浮置体晶体管中。集成电路器件还可以包括耦合到存储器单元的数据感测电路，以感测 存储器单元的数据状态。响应于施加到该存储器单元的读取控制信号，电 浮置体晶体管可以生成表示存储器单元的数据状态的第二双极晶体管电流，且其中，数据感测电路至少基本上基于第二双极晶体管电流来确定该 存储器单元的数据状态。在一个实施例中，第二双极晶体管电流束示第一 数据状态。读取-检制信号可以包括施加到栅、源区和漏区的信号，以导致、促成 和/或引起表示存储器单元的数据状态的双极晶体管电流。施加到漏区的 信号可以包括正的电压脉冲或者负的电压脉冲。当然，读取控制信号中的 一个或者多个可以包括恒定的或者不变的电压幅度(例如，接地)。在另一方面，本发明涉及一种集成电路器件(例如逻辑或者分离存储 器件)，该集成电路器件包括存储器单元阵列，该存储器单元阵列包括多 个字线、多个源线、多个位线和以行和列设置成矩阵的多个存储器单元。每个存储器单元都包括电浮置体晶体管(例如N沟道型晶体管或者P沟道 型晶体管)，其中电浮置体晶体管包括耦合到相关源线的源区、漏区、设 置在该源区和漏区之间并耦合到相关位线的体区、以及设置在体区以上并 耦合到相关字线的栅，其中体区被电浮置。存储器单元包括(i)表示电 浮置体晶体管的体区内的第一电荷的第一数据状态和(ii )表示电浮置体 晶体管的体区内的第二电荷的第二婆:据状态。在本发明的这个方面，第一行存储器单元中的每个存储器单元的电浮 置体晶体管的源区被连接到第一源线。本发明的这个方面的集成电路器件还包括耦合到第 一行存储器单元 的数据写入电路，用于(i)施加第一写入控制信号到存储器单元以在其 中写入第一数据状态，和(ii)施加第二写入控制信号到存储器单元以在 其中写入第二数据状态。响应于至少施加到第一行存储器单元中的一部分 存储器单元的第 一写入控制信号，第一行存储器单元中的每个这样的存储 器单元的电浮置体晶体管生成第一双极晶体管电流，该第一双极晶体管电 流至少基本上提供了每个这样的存储器单元的电浮置体晶体管的体区中 的第一电荷。在一个实施例中，第二行存储器单元中的每个存储器单元的电浮置体 晶体管的源区连接到第一源线。在另一实施例中，第二行存储器单元中的 每个存储器单元的电浮置体晶体管的源区连接到第二源线，而第三行存储 器单元中的每个存储器单元的电浮置体晶体管的源区连接到第二源线。在 该实施例中，笫二行存储器单元和第三行存储器单元与第一行存储器单元 相邻。在另一实施例中，第一写入控制信号导致、提供、产生和/或引起第 一双极晶体管电流。第一写入控制信号可以包括施加到栅的信号，该信号 包括具有第一幅度的第一电压和具有第二幅度的第二电压。写入控制信号 可以包括施加到源区的信号，该信号包括具有第 一幅度的第 一电压和具有 第二幅度的第二电压。此外，第一写入控制信号包括施加到漏区的信号， 该信号包括具有第一幅度的第一电压和具有第二幅度的第二电压。在某些实施例中，在施加第一写入控制信号之前，数据写入电路施加 第二写入控制信号到第 一行存储器单元中的所有存储器单元以写入第二数据状态。在某些其它实施例中，数据写入电路至少基本上同时施加(i) 第一写入控制信号到第一行存储器单元的一部分存储器单元中以在其中 写入第一数据状态，以及施加(ii)第二写入控制信号到第一行存储器单 元的其它存储器单元中以写入在其中第二数据状态。在一个实施例中，第一写入控制信号可以包括施加到第一行存储器单 元中的一个或者多个存储器单元的电浮置体晶体管的栅的信号和施加到 其源区的信号，以导致、提供、产生和/或引起第一双极晶体管电流，其 中(i )施加到源区的信号包括具有第一幅度的第一电压和具有第二幅度 的第二电压，以及(ii)施加到栅的信号包括具有第三幅度的第三电压和 具有第四幅度的第四电压。在另一实施例中，第一写入控制信号包括施加 到第一行存储器单元中的一个或者多个存储器单元的电浮置体晶体管的 栅的信号和施加到其漏区的信号，以导致、提供、产生和/或引起第一双 极晶体管电流，其中(i)施加到漏区的信号包括具有第一幅度的第一电 压和具有第二幅度的第二电压，以及(H)施加到栅的信号包括具有笫三 幅度的第三电压和具有第四幅度的第四电压。在优选的实施例中，在具有 第二电压的信号被施加到漏之前，具有第四电压的信号被施加到栅。本发明的这个方面的集成电路器件还可以包括耦合到多个存储器单 元中的每个存储器单元的数据感测电路，以感测存储器单元的数据状态。 响应于施加到存储器单元的读取控制信号，每个存储器单元的电浮置体晶 体管生成表示存储器单元的数据状态的第二双极晶体管电流。数据感测电 路基本上基于第二双极晶体管电流来确定存储器单元的数据状态。在一个 实施例中，第二双极晶体管电流表示第一数据状态。读取控制信号可以包括施加到栅、源区和漏区的信号，用于导致、促 成和/或引W示存储器单元的数据状态的双极晶体管电流。施加到漏区 的信号可以包括正的电压脉沖或者负的电压脉沖。当然，读取控制信号中的一个或者多个可以包括恒定的或者不变的电压幅度(例如，接地)。又一方面，本发明涉及一种集成电路器件(例如，逻辑或者分离存储 器单元)，该集成电路器件包括存储器单元，该存储器单元基本上由电浮置体晶体管(例如N沟道型晶体管或者P沟道型晶体管)构成。电浮置体 晶体管包括源区、漏区、设置在源区和漏区之间的体区和设置在体区之上 的栅，其中体区被电浮置。存储器单元包括(i)第一数据状态，其表示电浮置体晶体管的体区中的第一电荷，和(ii)第二数据状态，其表示电 浮置体晶体管的体区中的第二电荷。集成电路器件还包括耦合到存储器单元的数据写入电路，用于施加(i)第一写入控制信号到存储器单元中以 在其中写入第一数据状态，以;Sj逸加(ii)第二写入控制信号到存储器单 元中以在其中写入第二数据状态，其中响应于施加到存储器单元的第一写 入控制信号，电浮置体晶体管生成第一双极晶体管电流，该第一双极晶体 管电流基本上提供了电浮置体晶体管的体区中第一电荷。在这点上，第一 写入控制信号导致、提供、产生和/或引起第一双极晶体管电流。第 一写入控制信号可以包括施加到栅的信号和施加到源区的信号，其中施加到源区的信号包括具有第一幅度的第一电压和具有第二幅度的第二电压。可替换地，第一写入控制信号包括施加到栅的信号和施加到漏区 的信号，其中施加到漏区的信号包括具有第一幅度的第一电压和具有第二幅度的第二电压。第一写入控制信号可以包括施加到栅的信号和施加到源区的信号，以 导致、提供、产生和/或引起第一双极晶体管电流。在该实施例中，施加 到源区的信号包括具有第一幅度的第一电压和具有第二幅度的第二电压。 此夕卜，施加到栅的信号还包括具有第三幅度的第三电压和具有第四幅度的 第四电压。在一个实施例中，第一写入控制信号包括施加到栅的信号和施加到漏 区的信号，其中(i)施加到漏区的信号包括具有第一幅度的第一电压和 具有第二幅度的第二电压，以及(ii)施加到栅的信号包括具有第三幅度的第三电压和具有第四幅度的第四电压。在其它实施例中，第一写入控制信号包括施加到栅的信号和施加到漏 区的信号，其中响应于第一双极晶体管电流，在电浮置体区中生成多数载 流子。在该实施例中，施加到栅的信号可以相对于施加到漏区的信号在时 间上变化，以导致、提供、产生和/或引起多数载流子积聚在电浮置体区的一部分中，该部分与栅介质邻近或者在栅介质附近，该栅介质i殳置在栅 与电浮置体区之间。当然，施加到栅的信号可以在施加到漏区的信号之前 改变或者终止。在某些实施例中，第二写入控制信号包括施加到栅的信号、施加到源 区的信号和施加到漏区的信号。施加到漏区的信号包括闭锁电压以防止第 一数据状态被写入到电浮置体晶体管中。集成电路器件还可以包括耦合到存储器单元的数据感测电路，以感测 存储器单元的数据状态。响应于施加到存储器单元的读取控制信号，电浮 置体晶体管可以生成表示存储器单元的数据状态的第二双极晶体管电流， 且其中数据感测电路至少基本上基于第二双极晶体管电流来确定存储器 单元的数据状态。在一个实施例中，第二双极晶体管电流表示第一数据状 态。读取控制信号可以包括施加到栅、源区和漏区的信号，以导致、促成 和/或引W示存储器单元的数据状态的双极晶体管电流。施加到漏区的 信号可以包括正的电压脉冲或者负的电压脉冲。当然，读取控制信号中的 一个或者多个可以包括恒定的或者不变的电压幅度(例如接地)。再者，在此说明和示出了许多发明和这些发明的许多方面。
发明内容
并不是本发明的范围的穷举。此外，发明内容并不是意图限制本发明并且 不应以这样的方式来解释。尽管在发明内容中说明和/或概述了某些实施 例，但应理解为，本发明不限于这样的实施例、说明和/或概述，也不以 这样的方式来限制权利要求。当然，通过以下的说明书、附图和权利要求，见的。此外，虽然在发明内容中已说明了各种特征、属性和优点和/或根 据此而显而易见的内容，但应理解的是，无论是在本发明实施例中的一个 实施例中、 一些实施例中还是在所有实施例中，都不要求这些特征、属性 和优点，当然，这些特征、属性和优点也不需要出现在本发明的任何实施 例中。


将参照所附附图进行以下的详细说明。这些附图示出了本发明的不同 方面，其中在不同附图中类似地以合适的附图标记示出相似的结构、组件、 材料和/或元件。应理解的是，除了具体示出的内容以外，这些结构、组件、材料和/或元件的各种组合被认为包括在本发明的范围内。此外，以下说明并示出了许多发明。这些发明既不限于任何单个方面 也不限于其实施例，也不限于这些方面和/或实施例的任意组合和/或排 列。此外，本发明的每个方面和/或其实施例都可以单独应用或者与本发 明的一个或者多个其它方面和/或其实施例相结合地应用。为了简洁起见， 这些排列和组合中的许多在此不作单独讨论。图1A是现有技术的DRAM阵列的示意性表示，该DRAM阵列包括多个 存储器单元，存储器单元包括一个电浮置体晶体管；图1B是现有技术的存储器单元的三维视图，该存储器单元包括一个 电浮置体部分^晶体管(PD-S0I-丽0S);图1C是沿着线C-C，截得的图1B中的现有技术的存储器单元的横截 面视图；图2A和2B是对于给定的数据状态、现有技术中包括电浮置体晶体管 (PD-S0I-NM0S)的存储器单元的浮置体、源区和漏区的电荷关系的示例 性示意图；图3A和3B是用于将存储器单元编程到逻辑状态"1"的传统方法的 示例性示意和一般视图，即，在图1B的存储器单元的晶体管(在该示例 性实施例中为N型沟道晶体管)中生成或者提供的过量的多数载流子；在 这些实施例中通过沟道电子碰撞电离(图3A)和通过GIDL或者带带隧穿 (图3B)来生成或者提供多数载流子；图4A-4C是用于将存储器单元编程到逻辑状态"0"的传统方法的示 例性示意和一般视图，即，通it^在图1B的存储器单元的晶体管的电浮 置体去除多数栽流子来提供相对较少的多数载流子；通过晶体管的漏区/ 端(图4A)、晶体管的源区/端(图4B)、以及利用施加到存储器单元的晶 体管的衬底/背侧端的背栅脉冲并通过晶体管的漏和源区/端(图4C)，来 去除多数载流子；图5示出了传统读取技术的示例性示意图(和控制信号)，存储器单 元的状态可以通过对沟道电流的量进行感测来确定，该沟道电流由存储器 单元的晶体管响应晶体管的栅上施加的预定电压而提供/生成；图6A是等效的电浮置体存储器单元(N沟道型)的示意图，该存储 器单元除M0S晶体管之外还包括^双极晶体管；图6B是本发明的一个方面的示例性实施例的示意图(和控制信号电 压关系)，其中，通过在根据本发明的某些方面和/或实施例的存储器单元 的晶体管的电浮置体中生成、存储和/或提供过量的多数载流子将存储器 单元编程到逻辑状态"1";图6C示出了用于将逻辑状态"1"编程或者写入到根据本发明的某些 方面和/或实施例的存储器单元的选定控制信号的三个示例性关系，值得 注意的是，在该图中示出了栅和漏控制信号序列，由此施加到漏区的控制 信号可以在信号被施加到晶体管的栅之前(情况A )、同时(情况B)或者 在之后(情况C )被施加；图7示出了本发明的 一个方面的示例性实施例的示例性示意图(和控 制信号)，其中通过在存储器单元的晶体管的电浮置体区中生成、存储和/ 或提供相对较少的多数载流子(与被编程到逻辑状态"1"的存储器单元 的电浮置体中的多数栽流子数量相比)将存储器单元编程到逻辑状态"0", 其中通过将控制信号(例如编程脉冲)施加到存储器单元的晶体管的栅经 由漏和源区/端去除多数栽流子(写入"0");图8示出了本发明的一个方面的示例性实施例的示例性示意图(和控 制信号)，其中在例如将相邻的存储器单元编程到预定数据状态(例如， 逻辑状态"1"和/或逻辑状态"0")时保持或者维持存储器单元的数据状 态；图9是实现本发明的一个或者多个方面的存储器单元的示例性保持 时间曲线；图IO示出了本发明的一个方面的示例性实施例的示例性示意图(和 控制信号)，其中通过对响应施加在存储器单元的晶体管的栅上的预定电 压而提供/生成的电流的量进行感测来读取存储器单元的数据状态；图11示出了实现本发明的一个或者多个方面的存储器单元的逻辑状 态"1"和逻辑状态"0"的示例性曲线；图12A和12B是根据本发明的某些方面的集成电路器件的实施例的示 意性方框图，其中该集成电路器件包括存储器单元阵列、数据感测和写入 电路、存储器单元选择和控制电路；图13-15示出了根据本发明的某些方面的示例性存储器阵列的实施 例，该存储器阵列具有多个存储器单元并且为每行存储器单元釆用分离的 源线配置；图16示出了选定写入控制信号的示例性关系，该选定写入控制信号 用于执行将逻辑高或者逻辑"1"编程或者写入到根据本发明的一个实施 例的存储器单元的编程或者写入操作；图17示出了选定写入控制信号的示例性关系，该选定写入控制信号 用于执行将逻辑低或者逻辑"0"编程或者写入到根据本发明的一个实施 例的存储器单元的编程或者写入操作；图18示出了对根据本发明的一个实施例的存储器单元执行读取操作 的选定控制信号的示例性关系；图19、 21、 22、 23、 24、 25和26示出了根据本发明某些方面的、用 于嗜制或者执行在此所示的相关存储器阵列配置或者布局的存储器单元 的某些操作的示例性关系；图20和27示出了根据本发明的某些方面的存储器阵列的示例性实 施例，该存储器阵列具有多个存储器单元并且釆用了用于每行存储器单元 的分离或者z^共源线配置；图28示出了根据本发明的一个实施例的准无损读取(quasi non-destructive reading)技术；图29示出了根据本发明的一个实施例的、(i)用于将逻辑"0"编程 或者写入一个或者多个N沟道型存储器单元、(ii)用于将逻辑'T，编程 或者写入一个或者多个N沟道型存储器单元和(iii)用于读取一个或者 多个N沟道型存储器单元的选定写入控制信号的示例性时序关系；图30示出了才艮据本发明的某些方面的存储器阵列的示例性实施例， 该存储器阵列具有多个存储器单元(包括N沟道型晶体管)并采用了用于 每行存储器单元的公共源线配置；图31示出了根据本发明的某些方面的存储器阵列的示例性实施例， 该存储器阵列具有多个存储器单元(包括P沟道型晶体管)并采用了用于 每行存储器单元的公共源线配置；图32示出了根据本发明一个实施例的(i)用于将逻辑"0"编程或 者写入一个或者多个P沟道型存储器单元、(ii)用于将逻辑"1"编程或 者写入一个或者多个P沟道型存储器单元和(iii)用于读取一个或者多 个P沟道型存储器单元的选定写入控制信号的示例性时序关系；图33示出了根据本发明的一个方面的用作浮置体存储器单元的F晶体管的示例性示意图(和控制信号)；值得注意的是，不需要背栅偏压 (虽然可以采用)；图34和35分别示出了根据本发明的一些方面的用作浮置*储器单 元的双栅和三栅晶体管的示例性示意图(和控制信号)；以及图36示出了可用作本发明的浮置存储器单元的示例性半导体单元 (和控制信号)；如前，不需要背栅偏压(虽然可以采用)并且也不要求 附加的技术/制作工艺(虽然可以实施该工艺)；以及图37示出了祁^据本发明的某些方面的用于对在此所示的相关存储器 阵列配置或者布局的存储器单元进行控制或者执行某些操作的选定控制 信号的示例性关系。
具体实施方式
首先，应注意到，这里说明了许多发明以及这些发明的实施例和许多 方面。 一方面，本发明涉及用于控制和/或^Mt具有一个或者多个电浮置 体晶体管的半导体存储器单元的技术(和具有多个这种存储器单元的存储 器单元阵列以及具有存储器单元阵列的集成电路器件)，其中电荷存储在 电浮置体晶体管的体区中。本发明的技术采用本征双极晶体管电流来控 制、写入和/或读取在这种存储器单元中的数据状态。在这点上，本发明 采用本征双极晶体管电流来控制存储器单元的电浮置体晶体管的数据状态、将数据状态写入存储器单元的电浮置体晶体管和/或读取存储器单元 的电浮置体晶体管的数据状态。此外或可替换地，本发明釆用带带隧穿来将数据状态写入电浮置体存 储器单元中并且采用由电浮置体晶体管生成的本征双极晶体管电流来读 取和/或确定存储器单元的数据状态。然而，在该实施例中，在读取操作 期间，数据状态主要通过基本上使用双极晶体管电流来感测和/或基本 上基于双极晶体管电流而得以确定，该双极晶体管电流是对读取控制信号 的响应并且显然少了界面沟道电流分量，该界面沟道电流分量相对于双极 分量并不显著和/或可^L忽略。本发明还涉及用于实施这种控制和操作技术的半导体存储器单元、阵 列、电路和器件。值得注意的是，存储器单元和/或存储器单元阵列可包 括集成电路器件的一部分，例如逻辑器件(如，微控制器或者微处理器) 或者存储器件的一部分(如，分离存储器)。参照图6A，在一个实施例中，电浮置体晶体管14可以示意性地^l示 出为包括MOS晶体管"组件"和^iE双极晶体管"组件"。 一方面，本发 明采用^i双极晶体管"组件，，来对存储器单元12进行编程/写入以及读 取。在这点上，4Ut双极晶体管生成和/或产生双极晶体管电流，该电流 被用于将数据状态编程/写入存储器单元12以及读取存储器单元12的数 据状态。值得注意的是，在该示例性实施例中，电浮置体晶体管14是N 沟道器件。由此，多数载流子34是"空穴"。参照图6A-6C,在一个实施例中，在操作中，当写入或者编程逻辑 "1"时，具有预定电压(例如，Vg-0v、 Vs = 0v和Vd = 3v)的控制信号 被(分别)施加到存储器单元12的晶体管14的栅16、源区20和漏区22。 这种控制信号在晶体管14的电浮置体区18中生成或者提供双极电流。该 双极电流在电浮置体区18中导致或者引fef並撞电离和/或雪崩倍增现象。 这样，在存储器单元12的晶体管14的电浮置体区18中产生、提供和/ 或生成过量的多数载流子。因此，在该实施例中，通过电浮置体区18中 的碰撞电离和/或雪崩倍增，预定电压的控制信号将逻辑'T，编程或者写 入到存储器单元12中，该碰撞电离和/或雪崩倍增由存储器单元12的晶 体管14的体区18中的双极电流引起或者产生。值得注意的是，负责电浮置体区18中碰撞电离和/或雪崩倍增的双极 晶体管电流优选通过施加到晶体管14的栅16的控制信号来启动或者引 起。这种控制信号可以引起沟if^並撞电离，沟1￡>5並撞电离提高或者增加了 体区18的电势并且在晶体管14中"接通"、产生、导致和/或引起双极电 流。所提出的写入/编程技术的一个优点是，大量的过量多数栽流子被产 生并且存储在晶体管14的电浮置体区18中。参照图6C，施加到晶体管14的漏区22的控制信号可在控制信号施 加到栅之前、同时、或之后施加(分别相应于情况A、 B、 C)。 W目对的 时序来看，优选的是，施加到漏区22的控制信号在时间上延伸超过施加续(例如参看图6C的情况C)。这样，在电浮置体区18中通过双极电流 生成多数载流子34，并且多数载流子34可以积聚在存储器单元12的晶 体管的电浮置体区18的一部分中，该部分与栅介质32 (设置在栅16与 电浮置体区18之间)邻近或者在其附近。在将逻辑'T，编程或者写入存储器单元12的其它实施例中，具有预 定电压(例如，Vg = - 3v， Vs = - 0. 5v和Vd = lv )的控制信号(分别)施加到糖16和源区20和漏区22以启动或者引起带带隧穿。这样，过量 的多数栽流子被生成并且被存储在晶体管14的电浮置体区18中。参照图7，在一个实施例中，通过将具有预定电压(例如，分别为Vg -1. 5v， Vs-0v和Vd-0v)的控制信号施加到栅16、源区20和漏区22 可以将存储器单元12编程到逻辑"0"。作为响应，多数载流子可以从晶 体管14的电浮置体区18去除。在一个实施例中，可以通过源区20和漏 区22从体区18去除、消除或者喷射多数栽流子(见图7)。在另一个实 施例中，基本上通过源区20或漏区22从体区18去除、消除或者喷射多 数载流子。通过将具有预定电压的控制信号(例如，Vg = Ov、 Vs = - 0. 4v和Vd =-l. 5v)施加到晶体管14的栅16、源区20和漏区22，可将存储器单 元12的晶体管14编程到逻辑"0"。在该实施例中，优选的是，栅源电压 低于晶体管14的阈值电压。这样，在"0"写入期间的功耗可以被进一步 地减小。值得注意的是，施加到栅16的用于写入或者编程逻辑"0"的控制信 号不同于并且至少在一个实施例中可以高于可施加到其它存储器单元12 (例如存储器单元阵列中的其它存储器单元)的晶体管14的栅的保持电 压(在下面被讨论)。这样，写入操作对其它存储器单元的影响被最小化 和/或被减小。因此，所示/示例性的用于执行写入操作的电压电平仅为示例性的。 这些控制信号增加了电浮置体区18的电势，该电势"接通"、产生、导 致和/或引起晶体管14中的双极电流。在写入操作的情况下，双极电流在 电浮置体区中生成多数载流子，然后多数载流子被存储。在写入操作的情 况下，双极电流在电浮置体区中生成多数载流子，然后多数栽流子被存储。 在读取操作的情况下，数据状态主要通过基本上使用双极晶体管电流来 感测和/或基本上基于双极晶体管电流而得以确定，该双极晶体管电流是 对读取控制信号的响应并且显然少了界面沟道电流分量，该界面沟道电流 分量相对于双极分量并不显著和/或可被忽略。因此，用于执行写入操作的电压电平仅为示例性的。当然，所示的电 压电平可以是相对的或者绝对的。可替换地，所示电压可以是相对的，因 为每个电压电平例如可以增加或者减小给定的电压量(例如每个电压可以 增加或者减小0.5、 1.0和2.0伏特)，不管这些电压(例如，源、漏或栅电压)中的一个或者多个变为或者成为正的或负的。值得注意的是，本发明的编程技术相对于图4A和4B的传统技术消耗 更少的功率。在这点上，用于写入或者编程到逻辑"0"的电流与传统的 技^4目比更小。此外，本发明的编程技术可以在不使用背栅端子的情况下 实现(相较于图4C)。在一个实施例中，存储器单元12可以被实施在存储器单元阵列中。 当存储器单元被实施在存储器单元阵列配置中时，有利之处在于，当编程阵列中的一个或者多个其它存储器单元时可对某些存储器单元执行"保 持"操作或者条件，以便提高或者增强这些存储器单元的保持特性。在这 点上，通过施加控制信号(具有预定电压)，存储器单元的晶体管可以被 设置成"保持"状态，该控制信号被施加到未涉及写入或读取操作的存储 器单元的晶体管的栅以及源和漏区。例如，参照图8，控制信号提供、导致和/或引起多数载流子积聚在 靠近栅介质32与电浮置体18之间的界面的区域中。在该实施例中，在晶 体管14为N沟道型晶体管14时，优选地将负电压施加到掩16。所提出 的保持条件可以提供增强的保持特性(例如参看图9)。参照图10，在一个实施例中，可以通过将具有预定电压的控制信号 施加到晶体管14的栅16以及源区20和漏区22(例如，分别为Vg = - 0. 5v、 Vs == 3v和Vd = 0v)来读取和/或确定存储器单元12的数据状态。这种组 合的控制信号在被编程到逻辑"1"的存储器单元12中引起和/或导致双 极晶体管电流。双极晶体管电流可以明显大于沟道电流。这样，耦合到存 储器单元12的晶体管14 (例如漏区22 )的感测电路(例如交叉耦合感测 放大器)主要利用和/或基本上基于双极晶体管电流来感测数据状态。值 得注意的是，对于那些被编程到逻辑"0"的存储器单元12，这样的控制 信号几乎不引起、导致和/或产生双极晶体管电流(例如，相当大的、基 本或者足以测量的双极晶体管电流)。与传统方法(参看图5)相比，所提出的读取技术可以4^供更大的信 号(参看图11)。此外，读取技术可以简化对从存储器单元12的晶体管 14中读取的信号的感测。在另一实施例中，读取操作可以通过将0伏特施加到源区20和栅16 并将正的电压(例如+ 3. 5伏特)施加到漏区22来进行。在这些情况下， 在源区20与漏区22之间产生双极晶体管电流。双极晶体管电流可以比沟道电流大。这样，耦合到存储器单元12的晶体管14 (例如漏区22)的感 测电路(例如交叉耦合感测放大器)主要利用和/或基本上基于双极晶体 管电流来感测lt据状态。因此，响应读取控制信号，电浮置体晶体管14生成表示存储器单元 12的数据状态的双极晶体管电流。在数据状态是逻辑高或者逻辑"1"时， 电浮置体晶体管14提供了基本上比数据状态为逻辑低或者逻辑"0"时更 大的双极晶体管电流。当然，当数据状态是逻辑低或者逻辑"0"时，电 浮置体晶体管14可以几乎不提供双极晶体管电流。如下面更为详细的讨 论，数据感测电路基本上基于由响应读取控制信号而引起、导致和/或产 生的双极晶体管电流来确定存储器单元的数据状态。值得注意的是，在一个实施例中，在电浮置体晶体管14是P沟道型 晶体管时，在操作中的读取操作期间，0伏特可被施加到源区20和栅16 且负的电压(例如-4伏特)可被施加到漏区22。这种组合的控制信号引 起和/或导致显著地大于沟道电流的双极晶体管电流。此外，电浮置体晶 体管14生成表示存储器单元的数据状态的双极晶体管电流。在该实施例 中，在数据状态为逻辑高或者逻辑"1"时，电浮置体晶体管14提供了基 本上比数据状态为逻辑低或者逻辑"0"时更大的双极晶体管电流。当然， 当数据状态为逻辑低或者逻辑"0"时，电浮置体晶体管14可以几乎不提 供双极晶体管电流。耦合到存储器单元12的晶体管14 (例如漏区22 )的 感测电路(例如交叉耦合感测放大器)主要利用和/或基本上基于双极晶 体管电流来感测数据状态。如同其它操作一样，所示的/示例性的用于执行读取操作的电压电平 仅为示例性的。所示的电压电平可以是相对的或者绝对的。可替换地，所 示的电压可以是相对的，因为每个电压电平例如可以增加或者减少给定的 电压量(例如每个电压可以增加或者减小0.5、 1.0和2.0伏特)，不管这 些电压中的一个或者多个(例如，源、漏或栅电压)变为或者成为正的或 负的。如上所述，本发明可以实施在集成电路器件中(例如分离存储器器件 或者具有嵌入存储器的器件)，该集成电路器件包括存储器阵列，该存储 器阵列具有设置成多个行和列的存储器单元，其中每个存储器单元都包括 电浮置体晶体管。存储器阵列可以包括N沟道型晶体管、P沟道型晶体管 和/或这两种类型的晶体管。当然，存储器阵列外围的电路(例如，数据 感测电路(例如感测放大器或者比较器)、存储器单元选择和控制电路(例如字线和/或源线驱动器)以及行和列地址译码器)可以包括P沟道型和/或N沟道型晶体管。例如，参照图12A和12B，集成电路器件可以包括具有多个存储器单 元12的阵列10、数据写入和感测电路36以及存储器单元选择和控制电 路38。数据写入和感测电路36 M定存储器单元12中读取出数据或者 将数据写入到选定存储器单元12。在一个实施例中，数据写入和感测电 路36包括多个数据感测放大器。每个数据感测放大器接收至少一个位线 32和参考生成器电路的输出(例如电流或者电压参考信号)。在一个实施 例中，数据感测放大器可以是如由Waller和Carman于2005年12月12 曰申请的、标题为"Sense Amplifier Circuitry and Architecture to Write Data into and/or Read Data from Memory Cells"的非临时美国 专利申请No. 11/299， 590 (美国专利申请公开US2006/0126374 )中说明和 示出的交叉耦合型感测放大器(该申请通过引用全部结合于此)，以便感 测存储在存储器单元12中的数据状态和/或将数据写回到存储器单元12 中。数据感测放大器可以采用电压和/或电流感测电路和/或技术。在电流 感测的情况下，电流感测放大器可以将来自选定存储器单元的电流与参考 电流进行比较，该参考电流例如一个或者多个参考单元的电流。通过比较 可以确定存储器单元12是包含逻辑高数据状态(相对较多的多数载流子 34包含在体区18内)还是包含逻辑低数据状态(相对较少的多数载流子 28包含在体区18内)。值得注意的是，本发明可以采用任何类型或者任 何形式的数据写入和感测电路36 (包括一个或者多个感测放大器，利用 电压或者电流感测技术来感测存储在存储器单元12中的数据状态)来读 M储在存储器单元12中的数据和/或将数据写入到存储器单元12中。简而言之，存储器单元选择和控制电路38选择和/或使能一个或者多 个预定的存储器单元12来促成通过将控制信号施加到一个或者多个字线 28来读取数据和/或写入数据。利用例如行地址数据的地址数据，存储器 单元选择和控制电路38可以生成控制信号。当然，存储器单元选择和控 制电路38可以包括传统的字线译码器和/或驱动器。存在许多不同的控制 /选择技术(和相应的电路)来实现存储器单元选择技术。这些技术和相 应的电路对本领域技术人员而言是公知的。值得注意的是，所有这些控制 /选择技术和相应的电路，无论是现在已知还是以后要开发的，都将落入 本发明的范围内。本发明可以被实施成包括具有电浮置体晶体管的存储器单元的任何架构、布局和/或配置。例如，在一个实施例中，包括多个存储器单元12 的存储器阵列IO具有用于每行存储器单元的分离源线(一行存储器单元包括连接到该行的每个存储器单元的栅的公共字线)(参看例如图is-is), 存储器阵列io可以采用上述示例性的编程、读取和/或保持技术中 的一个或者多个。在一个实施例中，结合两步写入操作实施了本发明，其中首先通过执 行"清除"操作将给定行的所有存储器单元写入到预定的数据状态，由此 给定行的所有存储器单元被写入或者编程到逻辑"0"，且此后有选#^地对 该行的选定存储器单元执行写入操作以成为预定数据状态(在此为逻辑"r，)。也可以利用一步写入^Mt来实施本发明，由此选定行的选定存储 器单元可被有选择地写入或者编程到逻辑"r，或者逻辑"o"，而不首先 执行"清除"操作。参照图13、 14A和14B,可利用两步操作来对存储器单元12进行编 程，其中通过首先执行"清除"操作将给定行的存储器单元写入到第一预 定数据状态(在该示例性实施例中，给定行的所有存储器单元被写入到或 者编程到逻辑"0")并且此后选定存储器单元被写入到第二预定数据状态 (即，至第二预定数据状态的选定写入操作)。通过利用本发明的上述才支 术将给定行的每个存储器单元写入或者编程到第一预定数据状态(在该示 例性实施例中第一预定数据状态为逻辑"0")来进行"清除"操作(参看 图7)。特别地，给定行的每个存储器单元12的晶体管(例如，存储器单元 12a-12d)被控制成存储对应于逻辑"0"的晶体管的电浮置体区中的多 数载流子浓度。在这点上，执行清除操作的控制信号被施加到存储器单元 12a-12d的晶体管的栅、源区和漏区。在一个实施例中，清除操作包括 (i)施加1.5v到晶体管的栅，(ii)施加Ov到晶体管的源区和(iii) 施加Ov到晶体管的漏区。作为响应，相同的逻辑状态(例如逻辑低或者 逻辑"0")被存储在存储器单元12a-12d中并且存储器单元12a-12d 的状态被"清除"。值得注意的是，优选的是可以使栅源电压维持在存储 器单元12的晶体管的阈值电压以下以便进一步最小化或者减小功耗。此后，可以将给定行的选定存储器单元编程到第二预定逻辑状态。在 这点上，给定行的某些存储器单元的晶体管被写入到第二预定逻辑状态， 以便将第二预定逻辑状态存储在存储器单元中。例如，参照图14A，通过(i)将-2v施加到栅(经字线28i)， (ii)将-2v施加到源区(经源线30i) 和(iii)将l. 5v施加到漏区(经位线32w和32j + 2)，经石並撞电离和/或 雪崩倍增，存储器单元12b和12c被编程到逻辑高或者逻辑"1"。特别是， 这样的控制信号在存储器单元12的晶体管的电浮置体区中生成或者提供 双极电流。该双极电流在存储器单元12b和12c的晶体管的电浮置体区中 导致或者产生碰撞电离和/或雪崩倍增现象。这样，在对应于逻辑高或者 逻辑"1"的存储器单元12b和12c的晶体管的电浮置体区中提供和存储 了过量的多数载流子。如上所述，优选的是，通过施加到晶体管的栅的控制信号(控制脉冲) 来启动或者引起在浮置体中负责碰撞电离和/或雪崩倍增的双极晶体管电 流。这种信号/脉冲可以引起沟道碰撞电离，沟道碰撞电离提高或者增加 存储器单元12b和12c的晶体管的电浮置体区的电势并且在晶体管14中 "接通，，和/或产生双极电流。所提出的方法的一个优点是，可以在存储 器单元12b和12c的晶体管的电浮置体区中生成和存储大量的过量多数载 流子。值得注意的是，在该示例性实施例中，通过将禁止控制信号施加到每 个存储器单元12a和12d的漏区来使存储器单元12a和12d维持在逻辑 低(或者逻辑"0")。例如在存储器单元12b和12c的选定写入^Mt期间， 将0v施加到存储器单元12a和12d的漏区(经位线32j和32j+4)以禁止 将逻辑高或者逻辑'T，写入存储器单元12a和12d。有利之处在于，可以对存储器单元阵列10中的其它存储器单元釆用 "保持"操作或者条件以最小化和/或减小连接到字线28i的存储器单元 12a-12d的写入操作的影响。参照图13和14A，在一个实施例中，保持 电压被施加到存储器单元阵列10的其它存储器单元(例如连接到字线28^ + 1、 28i + 2、 28"3和28i"的每个存储器单元)的晶体管的栅。在一个示例 性实施例中，-1. 2v的保持电压被施加到连接到字线28i + 1、 28i + 2、 28i + 3 和28i+4的每个存储器单元的晶体管的栅。这样，存储器单元12a-12d(连 接到字线28i的存储器单元)的写入操作对存储器单元列阵10的其它存 储器单元的影响被最小化和/或减小。参照图14B，在另一实施例中，利用带带隧穿(GIDL)方法有选择地 将存储器单元写入到逻辑高(逻辑"l")。如上所述，带带隧穿在每个选 定存储器单元(在该示例性实施例中为存储器单元12b和12c )的晶体管 的电浮置体中提供、产生和/或生成过量的多数载流子。例如，在执行清除操作之后，通过(i)施加-3v到栅(经字线28! )、 ( ii)施加-O. 5v到 源区(经源线30i)和(iii)施加lv到漏区(经位线32w和32j + 2)，经 由带带隧穿将存储器单元12b和12c编程到逻辑高或者逻辑"1"。如上所述，通过将写入"禁止"控制信号施加到与其它存储器单元相 关的位线(分别为位线32j和32j + 4)，可以使连接到字线28i的其它存储器 单元(在该示例性实施例中为存储器单元12a和12d)维持在逻辑低。此 外，通过实施"保持，，操作或者条件，可以使存储器单元阵列IO的未连 接到字线28i的其它存储器单元维持在给定数据状态。在这点上，参照图 14B,在一个实施例中，保持电压被施加到连接到字线28w、 28i + 2、 28i + 3 和28i + 4的每个存储器单元的晶体管的栅。在一个示意性实施例中，将 -1.2V施加到连接到字线28i + 1、 28i + 2、 28"3和28i"的每个存储器单元的 晶体管的栅。这样，存储器单元12a - 12d(连接到字线28i的存储器单元) 的写入操作对存储器单元阵列10的其它存储器单元的影响被最小化和/ 或减小。可以通过将读取控制信号施加到相关字线28和相关源线30并且感测 在相关位线32上的信号(电压和/或电流)来读取选定行的存储器单元。 在一个示例性实施例中，参照图15,通过(i)施加-O. 5v到栅(经字线 28i)和(ii)施加3v到源区(经源线30i)来读取存储器单元12a-12d。 数据写入和感测电路36通过感测对施加到字线28i和源线3(h的读取控制 信号的响应来读M储器单元12a-12d的数据状态。响应读取控制信号， 存储器单元12a-12d生成表示存储器单元12a-12d的数据状态的双极晶体 管电流。在该例子中，响应读取控制信号，存储器单元12b和12c (其之 前被编程到逻辑'T，)生成明显大于任何沟道电流的双极晶体管电流。相 反，对于存储器单元12a和12d (其之前被编程到逻辑"0")，这样的控 制信号几乎不引起、导致和/或产生双极晶体管电流(例如，相当大的、 基本或者足以测量的双极晶体管电流)。在数据写入和读取电路36中的用 于感测数据状态的电路(例如，交叉耦合感测放大器)主要利用和/或基 本上基于双极晶体管电流来感测数据状态。因此，响应读取控制信号，每个存储器单元12a-12d的电浮置体晶体 管生成表示其中所存储的数据的状态的双极晶体管电流。在数据写入和感 测电路36中的数据感测电路基本上基于响应读取控制信号而引起、导致 和/或产生的双极晶体管电流来确定存储器单元12a-12d的数据状态。值 得注意的是，如上所述，也可以应用其它控制信令技术来执行读取操作。再者，有利之处在于，可以对存储器单元阵列io中的其它存储器单元采用"保持"操作或者条件以最小化和/或减小存储器单元12a-12d的 读取操作的影响。继续参照图15，在一个实施例中，保持电压被施加到 存储器单元阵列10的其它存储器单元(例如连接到字线281 + 1、 28i + 2、 28i + 3和281 + 4的每个存储器单元)的晶体管的栅。在一个示例性实施例中， -1. 2v的保持电压被施加到连接到字线28i + 1、 28i + 2、 28w和281 + 4的存储 器单元的每个晶体管的栅。这样，存储器单元12a-12d (连接到字线28i 的存储器单元)的读取操作对存储器单元列阵10的其它存储器单元的影 响被最小化和/或减小。在另一实施例中，参照图16，用于实施写入操作的控制信号可以被 配置成提供低功耗和一步写入，由此选定行的存储器单元的选定存储器单 元可被有选择地写入或者编程到逻辑"1"或者逻辑"0"，而不首先执行 "清除"操作。在该实施例中，实施写入逻辑"1"操作的随时间变化的 控制信号包括施加到栅(Vgw， r )的电压和施加到漏区(Vdw r )的电压。通 过施加合适的位线电压将逻辑状态"1"和"0"写入到一个或者多个选定 单元。在这点上，在阶段1，在栅脉冲(Vg,n)被施加到栅(例如经相 关字线)之前、同时、或者之后，漏脉冲(Vdm)可被施加到存储器单 元的电浮置体晶体管的漏区(例如经相关位线)。优选的是，漏脉冲(Vdw-n)包括足以维持适于将存储器单元编程到逻辑"1"的双极电流的幅度。 W目对的时序来看，优选的是，漏脉冲(Vwn)延伸超过栅脉冲(V-r J结束的时刻/在栅脉冲(V-n)结束的时候之后延伸，或者继续超过 栅脉沖(Vgw, r :)结束的时刻；或者延伸超过栅脉冲(Vgw， r ,)减小的时刻 /在栅脉沖(V-n)减小的时刻之后延伸或者继续超过该时刻，如图16 中所示(参看At〉0)。这样，经双极电流在电浮置体中生成多数载流子并 且多数载流子可以积聚(且被存储)在存储器单元12的晶体管的电浮置 体区的一部分中，该部分与栅介质(设置在栅与电浮置体区之间)邻近或 者在其附近。值得注意的是，继续参照图16，在编程的阶段2，栅电压(V-n) 可以等于(或者基本上等于)施加到栅以执行保持操作的电压(Vgh)并且 漏偏压(Vdm)可以等于(或者基本上等于)施加到漏区以执行保持操 作的电压(Vdh)。参照图17，用于执行写入逻辑"0"操作的随时间变化的控制信号包 括施加到栅的电压(Vgw 。》)和施加到漏区的电压(Vdw 。》 )。在该实施例中，在阶段1中，可以在控制信号(Vgw 。, i)被施加到栅之前、同时或者之后，将控制信号施加到漏区(Vdwn)。优选的是，漏脉沖(Vdwn)包括不足以维持适于将存储器单元编程到逻辑"1"的双极电流的幅度。w目对的时序来看，优选的是，漏脉沖(Vdw 。' i)延伸超过栅脉冲(Vgw 。" i)结束的 时刻/在栅脉冲(Vgw， 。. i)结束的时刻之后延伸，或者继续超过栅脉沖(Vgw-。"i)结束的时刻；或者延伸超过栅脉冲(Vgw" 。， i)减小的时刻/在栅脉沖( 。m)减小的时刻之后延伸或者继续超过该时刻，如图17中所示(参看 At>0)。这样，经双极电流在电浮置体中生成多数栽流子并且多数栽流子 可以积聚(且4皮存储)在存储器单元12的晶体管的电浮置体区的一部分 中，该部分与栅介质(设置在栅与电浮置体区之间)邻近或者在其附近。类似于上述写入逻辑"1"的阶段2，在逻辑"0"的写入操作的阶段 2中，栅电压(Vgw"。"2)可以等于(或者基本上等于)施加到栅以执行保 持操作的电压(Vgh),且漏偏压(Vdw"『2)可以等于(或者基本上等于)施加到漏区以执行保持^Mt的电压(vdh )。值得注意的是，在前面关于示例性写入操作的讨论中，出于解释目的 引用写入操作的第一阶段和第二阶段以便突出在示例性实施例中控制信号的电压状况的变化。有利之处在于，当写入逻辑"r，和"o"时，在已标为写入阶段1和2的阶段期间或者在该阶段中，可以将恒定的或者不变的电压施加到栅、漏区和/或源区。可以利用图18中所示的读取控制信号读取存储器单元。在该实施例中，读取控制信号被施加到漏区和栅。可以在将电压(Vgr)施加到栅之前、 同时或者之后，将施加到漏区(Vdr )的电压施加到漏区。此外，漏脉冲(Vdr )可以在栅脉沖(Vgr)之前、与栅脉沖(Vgr)同时(如在图18中所示)或 者在栅脉沖(vgr)结束或停止之后才停止或者终止。值得注意的是，在该实施例中，在读取操作期间，在那些存储逻辑"l"的存储器单元中生成双极电流而在那些存储逻辑"0"的存储器单元中几 乎不生成双极电流。数据状态主要通过基本上使用双极晶体管电流来感 测和/或基本上基于双极晶体管电流而得以确定，该双极晶体管电流是对 读取控制信号的响应并且显然少了界面沟道电流分量，该界面沟道电流分 量相对于双极分量并不显著和/或可^L忽略。在此所述的编程和读取技术可以结合设置在存储器单元阵列中的多 个存储器单元来实施。实现本发明的结构和技术的存储器阵列可以被控制并且被配置为包括具有用于每行存储器单元( 一行存储器单元包括公共字 线)的分离源线的多个存储器单元。示出了才艮据^^发明的某些方面的示例 性布局或者配置(包括示例性控制信号电压值)，每个布局或者配置由在一步写入阶段1、阶段2和读取期间的控制信号波形和示例性阵列电压构 成。图19提供了与图20中所示的示例性布局或者配置有关的示例性控制 信号信息(时间信息和幅度信息)。在该实施例中，用于实施写入操作的 随时间变化的控制信号包括(i)经相关字线施加到栅的电压(Vgw)、 ( ii) 经源线施加到源的电压(Vsw )和(i i i)经相关位线施加到漏区的电压(Vdw )。 通过施加合适的位线电压将逻辑状态"1"和"0"写入到一个或者多个选 定单元。在这点上，通itife加幅度为0.5V的漏脉冲(V^r)将逻辑'T， 写入存储器单元，而通it^fe加幅度为OV的漏脉沖(Vdw 。》)将逻辑"0"写 入存储器单元。此外，在写入操作的阶段l中，源脉冲(Vswl)包括-2.5V 的幅度且栅脉冲(Vgwl)包括- 2. 5V的幅度。在写入^Mt的阶段2中，源 脉冲(Vsw2)包括-2.2V的幅度且栅脉冲(Vgw2)包括-3. 3V的幅度。值得注意的是，在这些情况下，提供了适于将存储器单元编程到逻辑 'T，的双极电流。此外，在这些情况下，为了将存储器单元编程到逻辑 "0"几乎不生成双极电流。如上所述，在前面关于示例性写入操作的讨论中，出于解释目的引用 写入操作的第一阶段和第二阶段，以便突出在示例性实施例中控制信号的 电压状况中的变化。有利之处在于，当写入逻辑'T，和"0"时，在已标 为写入阶段1和2的阶段期间或者在该阶段中，可以将恒定的或者不变的 电压施加到栅、漏区和/或源区。虽然"一步，，编程技术会比"两步，，编 程技术消耗更多功率，但是"一步"编程技术可以提供较不复杂的控制信 令方式(signaling regime)和用于此的电路。可以并行地读取一行存储器单元(例如12a - 12d )。在该实施例中， 通ii拖加以下读取控制信号来读M储器单元12: (i)经相关字线施加 到栅的电压(Vgr)和(H )经源线施加到源的电压(Vsr)。在相关位线(分 别为32j-32j+3)上感测、确定和/或采榉争个存储器单元(例如12a - 12d) 的逻辑状态。特别是，在读取操作期间，栅脉冲(Vgr)包括-0. 5V的幅 度而源脉冲(Vsr)包括3V的幅度。值得注意的是，在读取^Mt期间，在那些存储逻辑'T，的存储器单元中生成双极电流而在那些存储逻辑"0"的存储器单元中几乎不生成双 极电流。数据状态主要通过基本上使用双极晶体管电流来感测和/或基 本上基于双极晶体管电流而得以确定，该双极晶体管电流是对读取控制信 号的响应并且显然少了界面沟道电流分量，该界面沟道电流分量相对于双 极分量并不显著和/或可被忽略。图21换^供了与图20中所示的示例性布局相关的示例性控制信号信息 (时间信息和幅度信息)。在该实施例中，用于实施写入操作的随时间变 化的控制信号包括(i)经相关字线施加到栅的电压(Vgw)、 ( ii)经源线 施加到源的电压(Vsw)和(iii)经相关位线施加到漏区的电压(Vdw)。通 过施加合适的位线电压将逻辑状态"1"和"0"写入到一个或者多个选定 单元。在这点上，通过施加以下的漏脉冲(Vd,!,)将逻辑"1"写入存储 器单元，该漏脉冲(Vdw" r): ( i)在阶段1中具有0. 5V的幅度且(ii)在 阶段2中具有0V的幅度；而通过施加幅度为0V的漏脉冲(Vdw，。')将逻辑 "0"写入存储器单元。此外，在写入操作的阶段l中，源脉冲(Vswl)包 括-2. 5V的幅度且栅脉冲(Vgwl)包括-2. 5V的幅度。在写入操作的阶段 2中，源脉冲(Vsw2)包括-2. 5V的幅度且栅脉冲(Vsw2)包括-3. 3V的幅 度。值得注意的是，在这些情况下，提供了适于将存储器单元编程到逻辑 'T，的双极电流。此外，在这些情况下，为了将存储器单元编程到逻辑 "0"几乎没有双极电流生成。如上所述，在前面关于示例性写入操作的讨论中，出于解释目的引用 写入操作的第一阶段和第二阶段，以便突出在示例性实施例中控制信号的 电压条件的变化。有利之处在于，当写入逻辑"1"或者"0"时，在已标 为写入阶段1和2的阶段期间或者在该阶段中，可以将恒定的或者不变的 电压施加到栅、漏区和/或源区。可以并行地读取一行存储器单元(例如12a - 12d )。通it^fe加以下读 取控制信号来读M储器单元(i)经相关字线施加到栅的电压(Vgr)和 (ii)经源线施加到源的电压(Vsr)。在相关位线(分别为32j-32j+3)上 感测、确定和/或采样每个存储器单元(例如12a-12d)的逻辑状态。特 别是，在读取操作期间，栅脉冲(I)包括-0. 5V的幅度而源脉冲(Vsr) 包括3V的幅度。值得注意的是，如上所述，在读取操作期间，在那些存储逻辑'T，的存储器单元中生成双极电流而在那些存储逻辑"0"的存储器单元中几 乎不生成双极电流。数据状态主要通过基本上使用双极晶体管电流来感 测和/或基本上基于双极晶体管电流而得以确定，该双极晶体管电流是对 读取控制信号的响应并且显然少了界面沟道电流分量，该界面沟道电流分 量相对于双极分量并不显著和/或可被忽略。图22提供了与图20中所示的示例性布局相关的示例性控制信号信息 (时间信息和幅度信息)。在该实施例中，用于实施写入操作的随时间变 化的控制信号包括(i)经相关字线施加到栅的电压(Vgw)、 ( ii)经源线 施加到源的电压(Vsw)和(iii)经相关位线施加到漏区的电压(Vdw)。通 过施加合适的位线电压将逻辑状态"1"和"0"写入到一个或者多个选定 单元。在这点上，通过施加幅度为0.5V的漏脉冲(VddO将逻辑"1"写 入存储器单元；而通过施加幅度为OV的漏脉冲(Vdw 。")将逻辑"0"写入 存储器单元。此夕卜，在写入操作的阶段1中，源脉冲(Vsw, r !)包括-2. 5V 的幅度且栅脉冲(Vgw， r !)包括-2. 5V的幅度。在写入操作的阶段2中， 源脉冲(Vsw r 2)包括-2. 2V的幅度且栅脉沖(Vgw， r 2)包括-3. 3V的幅 度。在这些情况下，提供了适于将存储器单元编程到逻辑"1"的双极电 流。此外，为了将存储器单元编程到逻辑"0"几乎不生成双极电流。如上所述，在前面关于示例性写入操作的讨论中，出于解释目的引用 写入操作的第一阶段和第二阶段，以便突出在示例性实施例中控制信号的 电压条件的变化。有利之处在于，当写入逻辑'T，或者"0"时，在已标 为写入阶段1和2的阶段期间或者在该阶段中，可以将恒定的或者不变的 电压施加到栅、漏区和/或源区。可以并行地读取一行存储器单元(例如12a - 12d )。通过施加以下读 取控制信号来读M储器单元(i)经相关字线施加到栅的电压(Vgr)和 (ii)经源线施加到源的电压(Vsr)。在相关位线(分别为32j-32j+3)上 感测、确定和/或采#*个存储器单元(例如12a-12d)的逻辑状态。特别是，在读取操作期间，栅脉冲(Vgr)包括-3V的幅度而源脉沖(Vsr)包括-3. 5V的幅度。如上所述，在读取操作期间，在那些存储逻辑"1"的存储器单元中 生成双极电流而在那些存储逻辑"0"的存储器单元中几乎不生成双极电 流。数据状态主要通过基本上使用双极晶体管电流来感测和/或基本上 基于双极晶体管电流而得以确定，该双极晶体管电流是对读取控制信号的 响应并且显然少了界面沟道电流分量，该界面沟道电流分量相对于双极分量并不显著和/或可纟皮忽略。图23提供了与图20中所示的示例性布局相关的示例性控制信号信息 (时间信息和幅度信息)。在该实施例中，用于实施写入^作的随时间变 化的控制信号包括(i)经相关字线施加到栅的电压(Vgw)、 ( ii)经源线 施加到源的电压(Vsw)和(iii)经相关位线施加到漏区的电压(Vdw)。通 过施加合适的位线电压将逻辑状态'T，和"0"写入到一个或者多个选定 单元。在这点上，通过施加以下的漏脉沖(VdoO将逻辑'T，写入存储 器单元，该漏脉冲(Vdw， r): (i)在阶段1中具有0. 5V的幅度且(i i)在 阶段2中具有0V的幅度；而通it^加幅度为0V的漏脉沖(Vdw，『)将逻辑 "0"写入存储器单元。此外，在写入操作的阶段l中，源脉冲(Vswl)包 括- 2. 5V的幅度且栅脉冲(Vgwl)包括-2. 5V的幅度。在写入操作的阶段 2中，源脉冲(Vsw2)包括-2. 2V的幅度且栅脉沖(Vgw2)包括-3. 3V的幅 度。在这些情况下，提供了适于将存储器单元编程到逻辑'T，的双极电 流。此外，为了将存储器单元编程到逻辑"0"几乎不生成双极电流。如上所述，在前面关于示例性写入操作的讨论中，出于解释目的引用 写入操作的第一阶段和第二阶段，以便突出在示例性实施例中控制信号的 电压条件的变化。有利之处在于，当写入逻辑"1"或者"0"时，在已标 为写入阶段1和2的阶段期间或者在该阶段中，可以将恒定的或者不变的 电压施加到糖、漏区和/或源区。可以并行地读取一行存储器单元(例如12a - 12d )。通过施加以下读 取控制信号来读M储器单元(i)经相关字线施加到栅的电压(Vgr)和 (ii)经源线施加到源的电压(Vsr)。在相关位线(分别为32j-32j+3)上 感测、确定和/或采样每个存储器单元(例如12a-12d)的逻辑状态。特别是，在读取操作期间，栅脉冲(Vgr)包括-3V的幅度而源脉冲(Vsr)包括-3. 5V的幅度。如上所述，在读取操作期间，在那些存储逻辑"1"的存储器单元中 生成双极电流而在那些存储逻辑"0"的存储器单元中几乎不生成双极电 流。数据状态主要通过基本上使用双极晶体管电流来感测和/或基本上 基于双极晶体管电流而得以确定，该双极晶体管电流是对读取控制信号的 响应并且显然少了界面沟道电流分量，该界面沟道电流分量相对于双极分 量并不显著和/或可被忽略。图24提供了与图20中所示的示例性布局相关的示例性控制信号信息(时间信息和幅度信息)。在该实施例中，用于实施写入操作的随时间变化的控制信号包括:(i) 经相关字线施加到栅的电压(Vgw)、 ( ii)经源线施加到源的电压(Vsw)和 (iii)经相关位线施加到漏区的电压(Vdw)。通it^加合适的位线电压将 逻辑状态"1"和"0"写入到一个或者多个选定单元。在这点上，通it^fe 加幅度为0. 5V的漏脉冲(Vdw， r)将逻辑"1"写入存储器单元；而通it^ 加幅度为OV的漏脉冲(Vdw 。0将逻辑"0"写入存储器单元。此外，在写 入操作的阶段l中，源脉沖(Vswl)包括-2.5V的幅度且栅脉冲(Vgwl)包 括-2.5V的幅度。在写入操作的阶段2中，源脉沖(Vsw2)包括-2. 2V的 幅度且栅脉冲(Vgw2)包括-3. 3V的幅度。在这些情况下，提供了适于将 存储器单元编程到逻辑"1"的双极电流。此外，为了将存储器单元编程 到逻辑"0"几乎不生成双极电流。如上所述，在前面关于示例性写入操作的讨论中，出于解释目的引用 写入操作的第一阶段和第二阶段，以便突出在示例性实施例中控制信号的 电压条件的变化。有利之处在于，当写入逻辑"1"或者"0"时，在已标 为写入阶段1和2的阶段期间或者在该阶段中，可以将恒定的或者不变的 电压施加到栅、漏区和/或源区。可以并行地读取一行存储器单元(例如12a - 12d )。通过施加以下读 取控制信号来读M储器单元(i)经相关字线施加到栅的电压(Vgr)和 (U)经源线施加到源的电压(Vsr)。在相关位线(分别为32厂32w)上 感测、确定和/或釆样每个存储器单元(例如12a-12d)的逻辑状态。特别是，在读取操作期间，栅脉冲(D包括-2. 5V的幅度而源脉冲(Vsr)包括-3V的幅度。如上所述，在读取操作期间，在那些存储逻辑"1"的存储器单元中 生成双极电流而在那些存储逻辑"0"的存储器单元中几乎不生成双极电 流。数据状态主要通过基本上使用双极晶体管电流来感测和/或基本上 基于双极晶体管电流而得以确定，该双极晶体管电流是对读取控制信号的 响应并且显然少了界面沟道电流分量，该界面沟道电流分量相对于双极分 量并不显著和/或可被忽略。图25提供了与图20中所示的示例性布局相关的示例性控制信号信息 (时间信息和幅度信息)。在该实施例中，用于实施写入操作的随时间变 化的控制信号包括(i)经相关字线施加到栅的电压(Vgw)、 ( U )经源线施加到源的电压(Vsw)和(iii)经相关位线施加到漏区的电压(Vaw)。通 过施加合适的位线电压将逻辑状态"1"和"0"写入到一个或者多个选定 单元。在这点上，通过施加以下的漏脉冲(Vdw，r)将逻辑'T，写入存储 器单元，该漏脉冲(Vd ， r): (i)在阶段1中具有0. 5V的幅度且(ii)在 阶段2中具有0V的幅度；而通it^加幅度为0V的漏脉沖(Vdw-。，)将逻辑"0"写入存储器单元。此外，在写入操作的阶段l中，源脉沖(Vswl)包 括- 2. 5V的幅度且栅脉冲(Vgwl)包括-2. 5V的幅度。在写AJMt的阶段 2中，源脉沖(Vsw2)包括-2. 5V的幅度、漏脉冲(Vdw2)包括0V的幅度且 栅脉冲(Vgw2)包括-3. 3V的幅度。在这些情况下，提供了适于将存储器 单元编程到逻辑"1"的双极电流。此外，为了将存储器单元编程到逻辑"0"几乎不生成双极电流。如上所述，在前面关于示例性写入操作的讨论中，出于解释目的引用 写入操作的第一阶段和第二阶段，以便突出在示例性实施例中控制信号的 电压条件的变化。有利之处在于，当写入逻辑"1"或者"0"时，在已标 为写入阶段1和2的阶段期间或者在该阶段中，可以将恒定的或者不变的 电压施加到栅、漏区和/或源区。可以并行地读取一行存储器单元(例如12a - 12d )。通过施加以下读 取控制信号来读取存储器单元(i)经相关字线施加到栅的电压(Vgr)、 (ii)经源线施加到源的电压(Vsr)和(Ui)经相关位线施加到漏的电 压(Vdr)。在相关位线(分别为32j-32j+3)上感测、确定和/或采样每个存 储器单元(例如12a-12d)的逻辑状态。特别是，在读取操作期间，栅 脉冲(Vgr)包括-3V的幅度，源脉沖(Vsr)包括-2.5V的幅度，且漏脉 冲(I)包括0.5V的幅度。如上所述，在读取操作期间，在那些存储逻辑"1"的存储器单元中 生成双极电流而在那些存储逻辑"0"的存储器单元中几乎不生成双极电 流。数据状态主要通过基本上使用双极晶体管电流来感测和/或基本上 基于双极晶体管电流而得以确定，该双极晶体管电流是对读取控制信号的 响应并且显然少了界面沟道电流分量，该界面沟道电流分量相对于双极分 量并不显著和/或可被忽略。虽然上面未就图19-25中所示的实施例进行讨论，但其有利之处在 于，可以对存储器阵列10中的其它存储器单元采用"保持"操作或者条 件以最小化和/或减小连接到字线28i的存储器单元12a-12d的写入和/ 或读取操作的影响。例如参照图19和20，在一个实施例中，保持电压被施加到存储器单元阵列10的其它存储器单元(例如连接到字线28! + 1、 28i +2、 28"3和28i + 4的每个存储器单元)的晶体管的栅。在一个示例性实施 例中，-1.2v的保持电压被施加到连接到字线28i + 1、 28i+2、 281 + 3和281 + 4 的存储器单元的每个晶体管的栅。这样，存储器单元12a-12d (其连接到 字线28;)的写入操作对存储器单元列阵10的其它存储器单元的影响被最 小化和/或减小。值得注意的是，上面所讨论的用于实施图19-25的实施例的写入和 读取操作的所示的/示例性的电压电平仅为示例性的。在写入和读取操作 的情况下，这些控制信号增加了电浮置体区的电势，该电势"接通"或产 生存储器单元的晶体管中的双极电流。在写入操作的情况下，双极电流在电浮置体区中生成多数载流子，然后多数载流子被存储。在读取操作的情 况下，数据状态主要通过基本上使用双极晶体管电流来感测和/或基本 上基于双极晶体管电流而得以确定，该双极晶体管电流是对读取控制信号 的响应并且显然少了界面沟道电流分量，该界面沟道电流分量相对于双极分量并不显著和/或可^:忽略。因此，所示的/示例性的用于执行写入操作的电压电平仅为示例性的。 当然，所示的电压电平可以^1相对的或者绝对的。可替换地，所示的电压 可以是相对的，因为每个电压电平例如可以减小或者增加给定的电压量 (例如每个电压可以增加或者减小0.5、 L0和2.0伏特)，不管这些电压 中的一个或者多个(例如，源、漏或栅电压)变为或者成为正的或负的。如上所述，本发明可以实施在具有多个釆用电浮置体晶体管的存储器 单元的任何存储器阵列架构中。例如，在一个实施例中，参照图26和27， 实现本发明的结构和技术的存储器阵列可以被控制并且被配置为包括具 有用于每两行存储器单元(一行存储器单元包括公共字线)的公共源线。 还示出了根据本发明的某些方面的例子(包括示例性控制信号电压值)， 该例子由在一步写入阶段1、阶段2和读取期间的控制信号波形和示例性 阵列电压构成。在该实施例中，用于执行写入^Mt的随时间变化的控制信号包括:(i) 经相关字线施加到栅的电压(Vgw)和(ii)经相关位线施加到漏区的电压 (Vdw)。通过施加合适的位线电压将逻辑状态"1"和"0"写入到一个或 者多个选定单元。在这点上，通过施加以下的漏脉冲(V""r)将逻辑'T， 写入存储器单元，该漏脉冲(VdWM ): (i )在阶段1中具有3V的幅度且(ii) 在阶段2中具有2. 7V的幅度。相反地，通近施加以下的漏脉冲(Vdw-。")将逻辑"0"写入存储器单元，该漏脉冲(Vdw，。0: (i)在阶段1中具有 2. 5V的幅度且(ii)在阶段2中具有2. 2V的幅度。此外，在写入操作的 阶段l中，栅脉冲(Vgwl)包括OV的幅度。在写入操作的阶段2中，栅脉 沖(Vgw2)包括-1.5V的幅度。施加到源线(且由此该行存储器单元的晶 体管的源区)的电压为0V。在这些情况下，提供了适于将存储器单元编 程到逻辑"1"的双极电流。此外，在这些情况下，为了将存储器单元编 程到逻辑"0"几乎不生成双极电流。如上所述，在前面关于示例性写入操作的讨论中，出于解释目的引用 写入操作的第一阶段和第二阶段，以便突出在示例性实施例中控制信号的 电压条件的变化。有利之处在于，当写入逻辑"1"或者"0"时，在已标 为写入阶段1和2的阶段期间或者在该阶段中，可以将恒定的或者不变的 电压施加到栅、漏区和/或源区。可以并行地读取一行存储器单元(例如12a - 12d )。通过施加以下读 取控制信号来读取存储器单元(i)经相关字线施加到栅的电压(Vgr)、(ii)经相关位线施加到漏的电压(Vdr)。在相关位线(分别为32j-32j+3) 上感测、确定和/或采样每个存储器单元(例如12a-12d)的逻辑状态。 特别是，在读取操作期间，栅脉沖(U包括-O. 5V的幅度，且漏脉沖(Vdr)包括3V的幅度。施加到源线(且由此该行存储器单元的晶体管的 源区)的电压为0V。如上所述，在读取操作期间，在那些存储逻辑"r的存储器单元中生成双极电流而在那些存储逻辑"0"的存储器单元中几乎不生成双极电 流。数据状态主要通过基本上使用双极晶体管电流来感测和/或基本上 基于双极晶体管电流而得以确定，该双极晶体管电流是对读取控制信号的 响应并且显然少了界面沟道电流分量，该界面沟道电流分量相对于双极分 量并不显著和/或可被忽略。再者，有利之处在于，可以对存储器阵列10中的其它存储器单元釆 用"保持，，操作或者条件以最小化和/或减小连接到字线28i的存储器单 元12a-12d的写入操作的影响。在一个实施例中，保持电压被施加到存 储器单元阵列IO的其它存储器单元(例如连接到字线281 + 1、 28i+2、 28i + 3 和28i+4的每个存储器单元)的晶体管的栅。在一个示例性实施例中，-1. 2v 的保持电压被)逸加到连接到字线28w、 28i + 2、 28i + 3和28i + 4的存储器单元 的每个晶体管的栅。这样，存储器单元12a-12d (其连接到字线28i)的 写入操作对存储器单元列阵10的其它存储器单元的影响被最小化和/或减小。值得注意的是，在此所述的读取技术可以减小由电荷抽运(电荷抽运干扰)引起的浮置体电荷的退化，因此允许准无千扰(quasi non-disturbing)读取(参看例如图28)。结果，当没有刷新操作或者在 刷新操作之前多次读取存储器单元12时，读取窗口保持相对稳定以便于 后续的每个读取操作。存储器阵列可以釆用在此所述的任何示例性编程、保持和/或读取技 术。此外，还提供了根据本发明的示例性实施例的针对给定操作(例如编 程、保持或者读取)的每个控制信号的示例性电压值。如上所述，本发明的这些实施例可以实施在任何电浮置体存储器单元 和存储器单元阵列中。例如， 一方面，本发明涉及一种存储器阵列和/或 将数据写入或者编程进这种存储器阵列的一个或者多个存储器单元的技 术，该存储器阵列具有多个存储器单元，每个存储器单元包括电浮置体晶 体管。在本发明的这个方面中，可以单独地编程相邻存储器单元和/或共 享字线的存储器单元的数据状态。存储器阵列可以包括N沟道型晶体管、P沟道型晶体管和/或这两种 类型的晶体管。当然，存储器阵列外围的电路(例如，感测放大器或者比 较器、行和列地址译码器、以及线驱动器(此处未示出))可以包括P沟 道型晶体管和/或N沟道型晶体管。当P沟道型晶体管用作存储器阵列中 的存储器单元12时，依据4^Hf内容，本领域技术人员熟知适当的写入 电压和读取电压(例如负电压)。因此，为了简便，这些讨论将不再重复。在另一示例性实施例中，参照图29和30,可以有选择地施加具有预 定幅度的控制信号到一、行存储器单元(例如存储器单元12a - d )，以便将 逻辑"1"写入选定存储器单元12a和12d并将逻辑"0"写入选定存储器 单元12b和12c。特别是，通过施加合适的位线电压将逻辑"1"和"0" 写入到一个或者多个选定存储器单元。在这点上，通过施加幅度为OV的 漏脉冲(Vdn，)将逻辑'T，写入存储器单元，而通过施加幅度为0. 5V 的漏脉冲(Vdw 。，)将逻辑"0"写入存储器单元。例如，通过将0V的电压 脉冲分别施加到位线32j和32j + 3可以将逻辑"1"编程或者写入存储器单 元12a和12d。通过将0. 5V的电压脉冲分别施加到位线32」+1和32』+ 2可以 将逻辑"0"编程进存储器单元12b和12c。此外，将3V的电压(经源线32! - 32i + 4)施加到存储器单元12a - 12d的晶体管的源区并将0.5V的电压脉冲(经字线28i)施加到存储器单元 12a-12d的晶体管的栅。可以在栅脉沖被施加到存储器单元12a和12d 的栅16之前、同时或者之后施加源脉沖。优选的是，源脉冲以足够的幅 度被施加到存储器单元12a和12d的晶体管的源区，以维持足够的双极电 流来将逻辑"1"编程进存储器单元12a和12d。 ^目对的时序来看，优 选的是源脉冲延伸超过栅脉冲的减小或者结束的时刻，如图29中所示。 这样，在电浮置体中生成多数载流子并且多数载流子可以积聚(和被存储) 在存储器单元12的晶体管的电浮置体区的一部分中，该部分与栅介质(其 设置在栅与电浮置体区之间)邻近或者在其附近。值得注意的是，在该示例性实施例中，当编程逻辑"0"时，漏脉沖 (在该例子中为0. 5V的幅度)被施加到存储器单元12b和12c的晶体管 的漏区，以防止、禁止、限制和/或阻止双极电流(如果有的话)在晶体管 的电浮置体区中造成或者生成足够的电荷来将逻辑状态"1"编程或者写 入存储器单元12b和12c的晶体管中。由此，漏脉冲可以表征为"闭锁" 脉冲。从相对的时序来看，优选的是，漏脉沖被施加到存储器单元12b 和12c的晶体管的漏区一段时间，该段时间延伸超过源脉沖和栅脉冲，或 者漏脉冲在源脉冲和栅脉冲之前、期间和之后(例如启动、开始、倾斜、 下降和/或结束)被施加，如图29中所示。继续参照图29和30，对那些未选定存储器单元(即耦合到字线28i + 1、 28"2和281 + 3),可以施加或者建立保持条件以防止、最小化或者避免 对未选定存储器单元的数据状态或者存储在未选定存储器单元中的电荷 的干扰。在这点上，可将电压(例如-1. 2V)施加到未选定存储器单元的 栅16而将电压(例如0V)施加到未选定存储器单元的晶体管的源区和漏 区，以防止、最小化或者避免在编程或写入操作期间对未选定存储器单元 的数据状态的干扰。在这些情况下，未选定存储器单元的数据状态未受到 对选定存储器单元12a — d的编程或写入的影响。可以通过施加以下读取控制信号来读取存储器单元(i)经相关字线 施加到栅的电压(Vgr)和(ii)经源线施加到源的电压(Vsr)。在相关位 线(分别为32j-32j+3)上感测、确定和/或采榉争个存储器单元(例如12a -)的逻辑状态。特别是，在读取^Mt期间，栅脉冲(Vgr)包括-0. 5V 的幅度，且源脉冲(Vsr)包括3V的幅度。在该实施例中，在将栅脉冲施 加到字线28 (以及例如存储器单元12a - 12d的晶体管的栅)之前、同时 或者之后，可以将源脉冲(V )施加到源线30 (以及例如存储器单元12a-12d的晶体管的源区)。此外，源脉冲可以在栅脉沖之前、与栅脉沖同 时(如在图29中所示)或者在栅脉冲结束之后才停止或者终止。
值得注意的是，对那些未被读取的存储器单元(即那些耦合到字线 28i + 1、 28i+2和28i + 3的存储器单元)，可以施加或者建立保持条件以防止、 最小化或者避免对未选定存储器单元的数据状态的干扰。在这点上，可将 电压(例如-1. 2V)施加到未选定存储器单元的栅16而将电压(例如0V) 施加到未选定存储器单元的晶体管的源区，以防止、最小化或者避免在读 取操作期间对未选定存储器单元的数据状态的干扰。在这些情况下，未选 定存储器单元的状态在例如选定存储器单元12a-d的读取期间不受影响。
如上所述，所示的/示例性的用于执行写入和读取操作的电压电平仅 为示例性的。所示的电压电平可以^1相对的或者绝对的。可替换地，所示 的电压可以是相对的，因为每个电压电平例如可以增加或者减少给定的电 压量(例如每个电压可以增加或者减小0.25、 0.5、 1. 0和2. 0伏特)，不 管这些电压中的一个或者多个(例如，源、漏或栅电压)变为或者成为正 的或负的。
在读取操作期间，在那些存储逻辑"r的存储器单元中生成双极电
流而在那些存储逻辑"0"的存储器单元中几乎不生成双极电流。数据状 态主要通过基本上使用双极晶体管电流来感测和/或基本上基于双极晶 体管电流而得以确定，该双极晶体管电流是对读取控制信号的响应并且显 然少了界面沟道电流分量，该界面沟道电流分量相对于双极分量并不显著 和/或可,皮忽略。
此外，在此所述的读取技术可以减小由电荷抽运(电荷抽运干扰)引 起的浮置体电荷的退化，因此允许准无干扰读取(参看例如图28)。结果， 当没有刷新操作或者在刷新操作之前多次读取存储器单元12时，读取窗 口保持相对稳定以便于后续的每个读取操作。
如上所述，存储器阵列10可以包括N沟道型晶体管、P沟道型晶体 管和/或两种类型的晶体管。当然，存储器阵列外围的电路(例如，感测 放大器或者比较器、行和列地址译码器、以及线驱动器(此处未示出)) 可以包括P沟道型晶体管和/或N沟道型晶体管。当P沟道型晶体管用作 存储器阵列中的存储器单元12时，依据本公开内容，本领域技术人员熟 知适当的写入电压和读取电压(例如负电压)。例如，参照图31，在P沟道型晶体管被用作存储器单元12时，可以采用图32的示例性控制电压和 时序关系，以便(i)将逻辑状态'T，编程或者写入一个或者多个P沟道 型存储器单元、(ii)将逻辑状态"0"编程或者写入一个或者多个P沟道
型存储器单元和(iii)读取一个或者多个P沟道型存储器单元。
简而言之，通逸逸加合适的位线电压将逻辑"1"和"0"写入到具有 P沟道型晶体管的一个或者多个选定存储器单元。在这点上，通过施加幅 度为0V的漏脉冲(Vdw. r )将逻辑'T，写入存储器单元，而通过施加幅度 为-0. 5V的漏脉冲(Vdw 。，)将逻辑"0"写入存储器单元。例如，通过将 0V的电压脉冲分别施加到位线32j和32j+3可将逻辑"1"编程或者写入存 储器单元12a和12d。通过将-0. 5V的电压脉冲分别施加到位线32』+1和 32j+2可将逻辑"0"编程到存储器单元12b和12c。
此外，将-3V的电压(经源线32i-32i+4)施加到存储器单元12a-12d的晶体管的源区并将-0. 5V的电压脉冲(经字线28i)施加到存储器 单元12a-12d的晶体管的栅。与N沟道型存储器单元相同，可以在栅脉 冲被施加到存储器单元的栅之前、同时或者之后施加源脉冲。优选的是， 源脉沖以足够的幅度被施加到存储器单元的源区，以维持足够的双极电流 来将逻辑状态"1"编程进存储器单元。从相对的时序来看，优选的是源 脉冲延伸超过栅脉沖的减小或者结束的时刻(参见图32)。这样，在电浮 置体中生成多数栽流子并且多数载流子可以积聚(和被存储)在存储器单 元12的晶体管的电浮置体区的一部分中，该部分与栅^^质(其i殳置在栅 与电浮置体区之间)邻近或者在其附近。
值得注意的是，在该示例性实施例中，当编程逻辑"0"时，漏脉冲 (在该例子中为0. 5V的幅度)被施加到存储器单元12b和12c的晶体管 的漏区，以防止、禁止、限制和/或阻止双极电流(如果有的话)在晶体管 的电浮置体区中造成或者生成足够的电荷来将逻辑状态"1"编程或者写 入存储器单元12b和12c的晶体管中。由此，漏脉冲可以表征为"闭锁" 脉冲。从相对的时序来看，优选的是，漏脉冲被施加到存储器单元12b 和12c的晶体管的漏区一段时间，该段时间延伸超过源脉沖和栅脉冲，或 者漏脉冲在源脉冲和栅脉冲之前、期间和之后(例如启动、开始、倾斜、 下降和/或结束)被施加，如图32中所示。
从相对的时序来看，优选的是，漏脉冲被施加到被编程至逻辑状态"O" 的存储器单元的漏区一段时间，该段时间延伸超过源脉沖和栅脉冲，或者 漏脉冲在源脉沖和栅脉沖之前、期间和之后(例如启动、开始、倾斜、下降和/或结束)被施加，如图32中所示。
值得注意的是，对那些未选定存储器单元(即耦合到未使能字线的存 储器单元)，可以施加或者建立保持条件以防止、最小化或者避免对未选 定存储器单元的数据状态或者存储在未选定存储器单元中的电荷的干扰。
在这点上，可将电压(例如1.2V)施加到未选定存储器单元的栅而将电 压(例如0V)施加到未选定存储器单元的源区和漏区，以防止、最小化 或者避免在编程或写入操作期间对未选定存储器单元的数据状态的干扰。 在这些情况下，未选定存储器单元的数据状态没有受到对选定存储器单元 的编程或写入的影响(或者，基本上不受影响)。
可以通过施加以下读取控制信号来从P沟道型存储器单元读取数据
(i)经相关字线施加到栅的电压(Vgr)和(ii)经源线施加到源的电压
(Vsr)。在相关位线(分别为32j-32j+3)上感测、确定和/或采##个存储 器单元(例如12a-12d)的逻辑状态。特别是，在读取操作期间，栅脉 冲(Vgr)包括O. 5V的幅度，且源脉冲(Vsr)包括-3V的幅度。在该实施 例中，在将栅脉冲施加到字线28 (以及例如存储器单元12a - 12d的晶体 管的栅)之前、同时或者之后，可以将源脉冲(V )施加到源线30 (以 及例如存储器单元12a - 12d的晶体管的源区)。此外，源脉冲可以在栅脉 冲之前、与栅脉冲同时(如在图29中所示)或者在栅脉沖结束之后才停 止或者终止。
在读取操作期间，在那些存储逻辑"1"的存储器单元中生成双极电 流而在那些存储逻辑"0"的存储器单元中几乎不生成双极电流。数据状 态主要通过基本上使用双极晶体管电流来感测和/或基本上基于双极晶 体管电流而得以确定，该双极晶体管电流是对读取控制信号的响应并且显 然少了界面沟道电流分量，该界面沟道电流分量相对于双极分量并不显著 和/或可被忽略。
值得注意的是，对那些未被读取的存储器单元(即耦合到未使能字线 或未选定字线的存储器单元)，可以施加或者建立保持条件以防止、最小 化或者避免对未选定存储器单元的数据状态的干扰。在这点上，可将电压 (例如1. 2V)施加到未选定存储器单元的栅而将电压(例如0V)施加到 未选定存储器单元的源区，以防止、最小化或者避免在读取^操作期间对未 选定存储器单元的数据状态的干扰。在这些情况下，未选定存储器单元的 状态在选定存储器单元的读取期间不受影响(或者，基本上不受影响)。在图32中所示的用于执行某些操作的电压幅度仅为示例性的。当然， 所示的电压电平可以;l相对的或者绝对的。可替换地，如上所述，所示的 电压可以相对的，因为每个电压电平例如可以增加或者减小给定的电压量 (例如每个电压可以被增加或者减小-O. 1、 -0.25、 -0.5、 -1. 0和-2.0伏特)，不管这些电压中的一个或者多个(例如，源、漏或栅电压) 变为或者成为正的或负的。如上所述，本发明可以实施在任何电浮置体存储器单元和存储器单元 阵列中。例如，在某些方面，本发明涉及一种存储器阵列和/或将数据编 程进这种存储器阵列的一个或者多个存储器单元的技术，该存储器阵列具 有多个存储器单元，每个存储器单元包括电浮置体晶体管。在本发明的这 个方面中，可以单独地或不单独地编程相邻存储器单元和/或共享字线的 存储器单元的数据状态。参照图12A和12B，存储器阵列IO可以包括N沟道型、P沟道型和/ 或这两种类型的电浮置体晶体管的多个存储器单元12。存储器阵列10包 括多行和多列的存储器单元12 (例如以矩阵形式)。存储器阵列IO外围的电路(例如，数据写入和感测电路36 (如，感 测放大器或者比较器)、存储器单元选择和控制电路38 (如，地址译码器 和字线驱动器))可以包括P沟道型晶体管和/或N沟道型晶体管。当N 沟道型晶体管或P沟道型晶体管用作存储器阵列10中的存储器单元12 时，本领域技术人员知道适当的写入电压。因此，为了简便，这些讨论将 不再重复。如上所述，本发明的存储器单元12 (具有电浮置体晶体管14)和存 储器单元阵列10可以实施在具有存储器部分和逻辑部分(参看例如图 12A)的集成电路器件中，或者实施在主要是存储器器件的集成电路器件 中(参看例如图12B)。当然，本发明可以实施在具有一个或者多个存储 器单元12 (具有电浮置体晶体管)和/或存储器单元阵列10的任何器件 中。例如，参照图12A，集成电路器件可以包括具有多个存储器单元12 (具有电浮置体晶体管)的阵列10，数据写入和感测电路以及存储器单 元选择和控制电路(未详细示出)。数据写入和感测电路将数据写入一个 或者多个存储器单元中并感测一个或者多个存储器单元的数据状态。存储 器单元选择和控制电路选择和/或使能一个或者多个预定的存储器单元 12以在读取操作期间通过数据感测电路读取。例如，利用本发明的技术来编程(写入)、控制和/或读取的电浮置体 晶体管可以用于任何电浮置体存储器单元中和/或采用这种电浮置体存储 器单元的存储器单元阵列架构、布局、结构和/或配置中。在这点上，利 用本发明的技术来读取状态的电浮置体晶体管可以实施在以下非临时美国专利申请所说明和示出的存储器单元、架构、布局、结构和/或配置中(1) 申请序列号为10/450,238，其由Fazan等人于2003年6月10 日提交，标题为"Semiconductor Device"(现为美国专利6, 969, 662 );(2) 申请序列号为10/487, 157，其由Fazan等人于2004年2月18 日提交，标题为"Semiconductor Device"(美国专利申请7>开号 2004/0238890);(3 )申请序列号为10/829， 877，其由Ferrant等人于2004年4月 22日提交,标题为"Semiconductor Memory Cell, Array， Architecture and Device, and Method of Operating Same"(美国专利申请公开号 2005/0013163 );(4 )申请序列号为10/840， 009，其由Ferrant等人于2004年5月6 日提交，标题为"Semiconductor Memory Device and Method of Operating Same"(美国专利申请公开号2004/0228168 )，以及(5)申请序列号为10/941, 692，其由Fazan等人于2004年9月15 曰提交，标题为"Low Power Programming Technique for a One Trans isotr SOI Memory Device & Asymmetrical Electrically Floating Body Memory Device, and Method of Manufacturing Same"(美国专利申请公开号 2005/0063224 )。这五个美国专利申请的全部内容，包括例如在其中说明和示出的发 明、特征、属性、架构、配置、材料、4支术和优点，在此通过引用结合于 此。出于简短的原因，这些讨论将不再重复，而包括涉及存储器单元、架 构、布局、结构的那些讨论(文本或者附图)通过引用结合于此。值得注意的是，可以利用在上面引用的五个美国专利申请所说明和示 出的任何控制电路来控制存储器单元。出于简短的原因，这些讨论将不再 重复，该控制电路通过引用结合于此。当然，所有用于编程、读取、控制和/或操作包括电浮置体晶体管的存储器单元的存储器单元选择和控制电 路将落入本发明的范围内。此外，数据写入和数据感测电路可以包括感测放大器(在此未详细示出)以读M储在存储器单元12中的数据。感测放大器可以利用电压或 者电流感测电路和/或技术来感测存储在存储器单元12中的数据。在电流 感测放大器的情况下，该电流感测放大器可以将单元电流与例如参考单元 (未示出)电流的参考电流进行比较。通过比较，可以确定存储器单元 12包含逻辑高数据状态(在体区18内包含相对较多的多数栽流子34 )还 是逻辑低数据状态(在体区18内包含相对较少的多数载流子34)。这样 的电路和配置在本领域中是^S知的。此外，本发明可以采用在序列号为60/718,417的美国临时专利申请 所说明和示出的参考生成技术(与用于读取操作的数据感测电路结合使 用)，该申请由Bauser于2005年9月19日提交且标题为"Method and Circuity to Generate a Reference Current for Reading a Memory Cell Having an Electrically Floating Body Transistor, and Device Implementing Same"。序列号为60/718， 417的美国临时专利申请的全部 内容通过引用结合于此。此外，本发明也可以采用在序列号为10/840, 902 的美国专利申请中说明和示出的读取电路和技术，该申请由Portmann等 人于2004年5月7曰提交且标题为"Reference Current Generator, and Method of Programming, Adjusting and/or Operating Same"(现为美 国专利6,912,150)。序列号为60/718， 417的美国临时专利申请和美国专 利6， 912， 150的内容通过引用结合于此。此外，还应该注意的是，尽管在该示例性实施例(如上所示)中每个 存储器单元12包括一个晶体管14，但存储器单元12可以包括两个晶体 管，如序列号为10/829, 877的申请中说明和示出的，该申请由Ferrant 等人于2004年4月22日提交，其标题为"Semiconductor Memory Cell, Array, Architecture and Device, and Method of Operating Same"(美 国专利申请公开号2005/0013163 )。 乂〉开号为2005/0013163的美国专利 申请的内容通过引用结合于此。可以利用公知的技术和/或材料来制造电浮置存储器单元、晶体管和/ 或存储器阵列。当然，任何制造技术和/或材料，不管现在已知的还是以 后开发的，都可以用来制造电浮置体存储器单元、晶体管和/或存储器阵 列。例如，本发明可以釆用其中可形成晶体管的硅、锗、硅/锗、砷化镓 或者其它半导体材料(不管是体型或者SOI)。这样，电浮置存储器单元 可以设置在SOI型衬底或者体型衬底上或者在SOI型衬底或者体型衬底中 (统一为"在其上")。当然，电浮置晶体管、存储器单元和/或存储器阵列可以釆用以下申请中所说明和示出的技术，这些申请包括由Fazan于2004年7月2日 提交的标题为"Integrated Circuit Device, and Method of Fabricating Same"且序列号为10/884,481的非临时专利申请(美国专利申请7>开号 2005/0017240 );由Bassin于2005年10月19日提交的标题为"One Transistor Memory Cell having Mechanically Strained Electrically Floating Body Region, and Method of Operating Same"且序歹寸号为 60/728， 060的临时专利申请；和/或由0khonin等人于2005年10月19 曰提交的标题为 "Memory Cell, Array and Device, and Method of Operating Same"且序列号为60/728, 061的临时专利申请(在此统一称 作"集成电路器件专利申请")。这些集成电路器件专利申请的全部内容通 过引用结合于此。在其它方面，本发明涉及用于编程、读取、控制和/或操作包括电浮 置体晶体管的半导体存储器单元、阵列、架构和器件的技术，该电浮置体 晶体管具有例如完全耗尽(FD )、环绕栅、双栅、三栅和/或Fin-FET的 特征，且其中电荷存储在晶体管的体中。本发明也涉及半导体存储器单元、 阵列、架构和器件，它们实现用于实施读取、控制和/或操作技术的电路。 编程/读取技术可以采用在此所说明和/或示出的任何技术。图33示出了根据本发明的处于保持状况的FD晶体管(N沟道型)。 通it^加负的偏压或者将电压施加到前栅(即栅16)来引起积聚层。如 果FD晶体管14起PD晶体管的作用，其也可以用作浮置体存储器单元。 当这样使用时，该实施例的优点在于不需要施加背栅偏压。图34和35分别示出了将本发明的技术应用到双栅和三栅晶体管，其 中电浮置体晶体管用作存储器单元。参照图34，双栅晶体管(N沟道型) 14处于保持状况。通过施加负偏压或者将电压施加到前栅(即栅16 -在 横截面视图中所示的gl和g2 )来引起积聚层，双栅晶体管14起到PD晶 体管的作用或者类似PD晶体管的作用。这样，晶体管14可以被用作浮置 体存储器单元。再者，不需要施加背栅偏压，但是可以结合使用。类似地，参照图35，三栅晶体管(N沟道型)14处于保持状况。通 it^加负的偏压或者将电压施加到前栅(即栅16)来引起积聚层，晶体 管14起到PD晶体管的作用或者类似PD晶体管的作用，并且同样，晶体 管14可以被用作浮置体存储器单元。图36示出，通过去掉与某些其它技术/实施有关的附加制造步骤，本 发明的使用简化了存储器阵列(参看例如Fazan的序列号为10/487, 157 的美国专利申请中的常规FD-SOI或者PD-SOI晶体管集成)。在该实施 例中，电压可以被施加到整个衬底或者衬底的预定部分或区(例如存储器 阵列所处的区)以提供或者产生类PD的区，在该区中设置有包括具有电 浮置体的晶体管的存储器单元。此外，存储器阵列10 (包括SOI存储器晶体管)可以与SOI逻辑晶 体管集成在一起，如集成电路器件专利申请所描述或者所示出的那样。例 如，在一个实施例中，集成电路器件包括存储器段(具有例如PD或者FD SOI存储器晶体管14 )和逻辑段(具有例如高性能晶体管，例如FinFET、 多栅晶体管和/或非高性能晶体管(例如，单栅晶体管，其不具有高性能 晶体管的性能特征-未示出))。此外，存储器阵列IO可以包括N沟道型、P沟道型和/或这两种类型 的晶体管，以及部分M和/或完全^型晶体管。例如，存储器阵列外 围的电路(例如，感测放大器或者比较器、行和列地址译码器、以及线驱 动器(此处未示出))可以包括完4^C^型晶体管(P沟道型和/或N沟道 型)。可替换地，这种电路可以包括部分^型晶体管(P沟道型和/或N 沟道型)。存在许多将部分耗尽和/或者完全耗尽型晶体管集成在同一衬底 上的技术(参看例如由Fazan等人于2004年2月18日提交的、标题为 "Semiconductor Device" 且序列号为10/487， 157的申请(美国专利申 请公开号2004/0238890 ))。所有这些技术，不管现在已知的还是今后开 发的，都将落入本发明的范围内。值得注意的是，电浮置体晶体管14可以是对称或者不对称的器件。 当晶体管14为对称时，源区和漏区实际上可互换。然而，在晶体管14 为不对称时，晶体管14的源或漏区具有不同的电、物理、掺杂浓度和/ 或掺杂分布特征。由此，不对称器件的源区或者漏区通常是不能互换的。 尽管这样，存储器单元的电浮置N沟道晶体管的漏区(不管源和漏区能互 换还是不能互换)是晶体管连接到位线/感测放大器的区。如上所述，存储器阵列可以包括N沟道型晶体管、P沟道型晶体管和 /或这两种类型的晶体管。当然，存储器阵列外围的电路(例如，感测放 大器或者比较器、行和列地址译码器、以及线驱动器(此处未示出))可 以包括P沟道型晶体管和/或N沟道型晶体管。当P沟道型晶体管用作存 储器阵列中的存储器单元12时，依据^/>开内容，本领域技术人员熟知适当的写入电压和读取电压(例如负电压)。因此，为了简便，这些讨论 将不作重复。在此描述和示出了许多发明。尽管说明和示出了发明的某些实施例、 特征、属性和优点，但应理解的是，通过说明书和附图，本发明的许多其 它、以及不同的和/或类似的实施例、特征、属性和优点是显而易见的。 同样，在此说明和示出的本发明的实施例、特征、属性和优点不是穷举的， 而应该理解的是，本发明的这些其它的、类似的以及不同的实施例、特征、 属性和优点在本发明的范围内。如上所述，所示的/示例性的用于执行读取和写入操作的电压电平仅 为示例性的。所示的电压电平可以是相对的或者绝对的。可替换地，所示 的电压可以相对的，因为每个电压电平例如可以增加或者减小给定的电压量(例如每个电压可以;故增加或者减小0.1、 0.15、 0. 25、 0. 5和1伏特)， 不管这些电压中的一个或者多个(例如，源、漏或栅电压)变为或者成为 正的或负的。所示的/示例性的用于执行写入和读取操作的电压电平仅为示例性 的。在这点上，在某些实施例中，控制信号增加了存储器单元的晶体管的 电浮置体区的电势，该电势"接通"或产生晶体管中的双极电流。在写入 操作的情况下，双极电流在电浮置体区中生成多数载流子，然后多数栽流 子被存储。在读取操作的情况下，数据状态主要通过基本上使用双极晶 体管电流来感测和/或基本上基于双极晶体管电流而得以确定，该双极晶 体管电流4^对读取控制信号的响应并且显然少了界面沟道电流分量，该界 面沟道电流分量相对于双极分量并不显著和/或可被忽略。例如，参照图27和37，用于执行写入操作的随时间变化的控制信号 包括(i)经相关字线施加到栅的电压(Vgw)和(ii)经相关位线施加到 漏区的电压(Vdw)。通过施加合适的位线电压将逻辑状态"1"和"0"写 入到一个或者多个选定单元。在这点上，通过施加幅度为0V的漏脉沖(Vdw" r)将逻辑"1"写入存储器单元。相反地，通it^fe加幅度为0. 5V的漏脉 沖(Vdw"『)来将逻辑"0"写入存储器单元中。此外，在写入操作的阶段 1中，栅脉冲(Vgwl)包括0.5V的幅度。在写入操作的阶段2中，栅脉冲 (Vgw2)包括-iv的幅度。施加到源线(及由此，该行存储器单元的晶体 管的源区)的电压为3V。在这些情况下，提供了适于将存储器单元编程到逻辑"1"的双极电流。此外，为了将存储器单元编程到逻辑"0"几乎不生成双极电流。在此，漏脉沖可以表征为"闭锁，，脉沖。v^M目对的时序来看，优选的是，漏脉冲被施加到存储器单元12的晶体管的漏区一段时间，该段时间延伸超过源脉冲和栅脉冲，或者漏脉冲在源脉沖和栅脉沖之前、期间和之后(例如启动、开始、倾斜、下降和/或结束)被施加，如图37中所示。如上所述，在前面关于示例性写入操作的讨论中，出于解释目的引用 写入操作的第一阶段和第二阶段，以突出在示例性实施例中控制信号的电 压状况的变化。有利之处在于，当写入逻辑"1"和"0"时，在已标为写 入阶段1和2的阶段期间或者在该阶段中，可以将恒定的或者不变的电压 施加到栅、漏区和/或源区。在该实施例中，控制技术有助于一步写入操作，由此选定行的选定存 储器单元被有选择地写入或者编程逻辑"1"或者逻辑"0"，而没有首先 执行"清除"操作。值得注意的是，图37的实施例的存储器单元(例如12a-12d)可以 以与图26和27所描述的方式相同的方式来读取。在一行存储器单元的读取和/或写入操作之后，可以有利地对相邻行 的存储器单元采用刷新操作。在这点上，相邻行的存储器单元是"共享，， 源线30的那些行的存储器单元。因此，参照图27，当在与字线28i相关 的那行存储器单元上进行读取和/或写入操作时，相邻行的存储器单元是 与字线28w相关的存储器单元。字线28i和28w "共享"源线30"此外，有利之处在于，可以对存储器单元阵列10中的其它存储器单 元采用"保持"操作或者条件以最小化和/或减小连接到字线28i的存储 器单元12a - 12d的读取和写入操作造成的影响。例如，参照图27和37， 在一个实施例中，保持电压被施加到存储器单元阵列IO的其它存储器单 元(例如连接到字线28i小28i + 2、 28i + 3和28i+4的每个存储器单元)的晶 体管的栅。在一个示例性实施例中，-1.2v的保持电压被施加到连接到字 线281 + 1、 28i + 2、 28i + 3和28i + 4的存储器单元的每个晶体管的栅。这样，存 储器单元12a-12d (其连接到字线28i)的写入^^作对存储器单元列阵10 的其它存储器单元的影响被最小化和/或减小。如上所述，本发明的每个方面和/或其实施例可以被单独应用或者与 本发明和/或其实施例的一个或者多个其它方面组合地应用。为了简^^， 这些排列和组合不再单独讨论。这样，本发明既不限于任何单个方面(也不限于其实施例)，也不限于这些方面和/或实施例的任意组合和/或排列。此外，本发明的以上实施例仅为示例性实施例。它们并非旨在穷举或 者将本发明限制在所公开的精确的形式、技术、材料和/或配置。依照以 上教导，许多修改方案和改型方案都是可能的。应理解的是，可以做出可 行的改变和利用其它的实施例，而不脱离本发明的范围。同样，为了图示 和说明的目的，已给出了本发明的示例性实施例的前述说明。依据以上教 导，许多修改方案和改型方案都是可能的。本发明的范围并非仅限于以上 说明。
权利要求
1.一种集成电路器件，包括存储器单元，其包括电浮置体晶体管，其中所述电浮置体晶体管包括源区；漏区；设置在所述源区和所述漏区之间的体区，其中所述体区被电浮置；以及设置在所述体区之上的栅；其中每个存储器单元包括(i)第一数据状态，其表示所述晶体管的体区中的第一电荷，以及(ii)第二数据状态，其表示所述晶体管的体区中的第二电荷；数据写入电路，其耦合到所述存储器单元，用于(i)施加第一写入控制信号到所述存储器单元以在其中写入所述第一数据状态，以及(ii)施加第二写入控制信号到所述存储器单元以在其中写入所述第二数据状态；以及其中，响应于施加到所述存储器单元的第一写入控制信号，所述电浮置体晶体管生成第一双极晶体管电流，所述第一双极晶体管电流基本上提供了所述电浮置体晶体管的体区中的第一电荷。
2. 根据权利要求1所述的集成电路器件，其中所述第一写入控制信 号导致、提供、产生和/或引起所述第一双极晶体管电流。
3. 根据权利要求1所述的集成电路器件，其中所述第一写入控制信 号包括施加到栅的信号和施加到源区的信号，其中所述施加到源区的信号 包括具有第一幅度的第一电压和具有第二幅度的第二电压。
4. 根据权利要求1所述的集成电路器件，其中所述第一写入控制信 号包括施加到栅的信号和施加到漏区的信号，其中所述施加到漏区的信号 包括具有第一幅度的第一电压和具有第二幅度的第二电压。
5. 根据权利要求1所述的集成电路器件，其中所述第一写入控制信 号包括施加到栅的信号和施加到源区的信号，用于导致、提供、产生和/ 或引起所述第一双极晶体管电流，且其中所述施加到源区的信号包括具有第 一幅度的第 一 电压和具有第二幅度的笫二电压；以及所述施加到栅的信号包括具有第三幅度的第三电压和具有第四幅度 的第四电压。
6. 根据权利要求1所述的集成电路器件，其中所述第一写入控制信 号包括施加到栅的信号和施加到漏区的信号，以导致、提供、产生和/或 引起所述第一双极晶体管电流，且其中所述施加到漏区的信号包括具有第 一幅度的第 一 电压和具有第二幅 度的第二电压；以及所述施加到栅的信号包括具有第三幅度的第三电压和具有第四幅度 的第四电压。
7. 根据权利要求1所述的集成电路器件，其中所述第一写入控制信 号包括施加到栅的信号和施加到漏区的信号，以导致、提供、产生和/或 引起所述第一双极晶体管电流，其中响应于所述第一双极晶体管电流，多 数载流子生成在所述电浮置体区中。
8. 根据权利要求7所述的集成电路器件，其中所述施加到栅的信号 相对于所述施加到漏区的信号在时间上变化以导致、提供、产生和/或引 起多数载流子积聚在所述电浮置体区的一部分中，所述部分与栅介质邻近 或者在栅介质附近，所述栅介质设置在所述栅与所述电浮置体区之间。
9. 根据权利要求8所述的集成电路器件，其中所述施加到栅的信号 在所述施加到漏区的信号之前改变或者终止。
10. 根据权利要求l所述的集成电路器件，其中所述第二写入控制信 号包括施加到栅的信号、施加到源区的信号以及施加到漏区的信号，且其 中所述施加到漏区的信号包括闭锁电压以防止第 一数据状态被写入到所 述电浮置体晶体管中。
11. 根据权利要求1所述的集成电路器件，进一步包括数据感测电路，其耦合到所述存储器单元，以感测所述存储器单元的 数据状态；以及其中，响应于施加到所述存储器单元的读取控制信号，所述电浮置体 晶体管生成表示所述存储器单元的数据状态的第二双极晶体管电流，且其 中，所述数据感测电路至少基本上基于所述第二双极晶体管电流来确定所 述存储器单元的数据状态。
12. 根据权利要求11所述的集成电路器件，其中所述读取控制信号 包括施加到栅、源区和漏区的信号，以导致、促成和/或引^示所述存 储器单元的数据状态的双极晶体管电流，且其中施加到漏区的信号包括正 的电压脉沖。
13. 根据权利要求11所述的集成电路器件，其中所述读取控制信号 包括施加到栅、源区和漏区的信号，以导致、促成和/或引^示所述存 储器单元的数据状态的双极晶体管电流，且其中施加到漏区的信号包括负 的电压脉沖。
14. 一种集成电路器件，包括 存储器单元阵列，包括多个字线；多个源线；多个位线；以及以行和列设置成矩阵的多个存储器单元，其中每个存储器单元包 括电浮置体晶体管，其中所述电浮置体晶体管包括耦合到相关源线的源区；耦合到相关位线的漏区； 设置在所述源区和所述漏区之间的体区，其中所述体区被电浮置；以及设置在所述体区之上并且耦合到相关字线的栅；其中每个存储器单元包括(i)第一数据状态，其表示所述晶体 管的体区中的第一电荷，和(ii)第二数据状态，其表示所述晶体管的体 区中的第二电荷；以及其中第一行存储器单元中的每个存储器单元的电浮置体晶体管 的源区连接到第一源线；数据写入电路,其耦合到笫一行存储器单元中的存储器单元，用于(i) 施加第一写入控制信号到第一行存储器单元中的存储器单元以在其中写 入所述第一数据状态，和(ii)施加第二写入控制信号到笫一行存储器单 元中的存储器单元以在其中写入第二数据状态；以及其中，响应于至少施加到第一行存储器单元中的一部分存储器单元的第 一写入控制信号，所述第 一行存储器单元中的所述部分存储器单元中的 每个存储器单元的电浮置体晶体管生成第一双极晶体管电流，所述第一双 极晶体管电流至少基本上提供了所述第 一行存储器单元中的所述部分存 储器单元中的电浮置体晶体管的体区中的第一电荷。
15. 根据权利要求14所述的集成电路器件，其中第二行存储器单元 中的每个存储器单元的电浮置体晶体管的源区连接到所述第一源线。
16. 根据权利要求14所述的集成电路器件，其中第二行存储器单元中的每个存储器单元的电浮置体晶体管的源区连 接到第二源线；第三行存储器单元中的每个存储器单元的电浮置体晶体管的源区连 接到第二源线；以及其中，所述第二行存储器单元和所述第三行存储器单元与所述第一行 存储器单元相邻。
17. 根据权利要求14所述的集成电路器件，其中所述第一写入控制 信号导致、提供、产生和/或引起所述第一双极晶体管电流。
18. 根据权利要求14所述的集成电路器件，其中所述第一写入控制 信号包括施加到栅的信号，所逸施加到栅的信号包括具有第一幅度的第一 电压和具有第二幅度的第二电压。
19. 根据权利要求14所述的集成电路器件，其中所述第一写入控制 信号包括施加到源区的信号，所述施加到源区的信号包括具有第一幅度的 第一电压和具有第二幅度的第二电压。
20. 根据权利要求14所述的集成电路器件，其中所述第一写入控制 信号包括施加到漏区的信号，所述施加到漏区的信号包括具有第一幅度的 第一电压和具有第二幅度的第二电压。
21. 根据权利要求14所述的集成电路器件，其中在施加所述第一写 入控制信号之前，所述数据写入电路施加所述第二写入控制信号到第一行 存储器单元中的所有存储器单元以在其中写入所述第二数据状态。
22. 根据权利要求14所述的集成电路器件，其中所述数据写入电路 至少基本上同时地施加所述第一写入控制信号到第一行存储器单元的所述部分存储器单元中以写入所述第一数据状态；以及施加所述第二写入控制信号到第一行存储器单元的其它存储器单元 中以在其中写入所述第二数据状态。
23. 根据权利要求14所述的集成电路器件，其中所述第一写入控制 信号包括施加到第一行存储器单元中的一个或者多个存储器单元的电浮 置体晶体管的栅的信号和施加到其源区的信号，以导致、提供、产生和/ 或引起第一双极晶体管电流，且其中施加到源区的信号包括具有第一幅度的第一电压和具有第二幅度的 第二电压；以及施加到栅的信号包括具有第三幅度的第三电压和具有第四幅度的第 四电压。
24. 根据权利要求14所述的集成电路器件，其中所述第一写入控制 信号包括施加到第一行存储器单元中的一个或者多个存储器单元的电浮 置体晶体管的栅的信号和施加到其漏区的信号，以导致、提供、产生和/ 或引起第一双极晶体管电流，且其中施加到漏区的信号包括具有第一幅度的第一电压和具有第二幅度的 第二电压；以及施加到栅的信号包括具有第三幅度的第三电压和具有第四幅度的第 四电压。
25. 根据权利要求24所述的集成电路器件，其中在具有第二电压的 信号,皮施加到漏之前，具有第四电压的信号被施加到栅。
26. 根据权利要求14所述的集成电路器件，进一步包括数据感测电路，其耦合到所述多个存储器单元中的每个存储器单元， 以感测存储器单元的数据状态；以及其中，响应于施加到存储器单元的读取控制信号，每个存储器单元的 电浮置体晶体管生成表示存储器单元的数据状态的第二双极晶体管电流， 且其中所述数据感测电路基本上基于所述第二双极晶体管电流来确定存 储器单元的数据状态。
27. 根据权利要求26所述的集成电路器件，其中所述读取控制信号 包括施加到栅、源区和漏区的信号，用于导致、促成和/或引^示存储器单元的数据状态的双极晶体管电流，且其中施加到漏区的信号包括正的 电压脉冲。
28. 根据权利要求26所述的集成电路器件，其中所述读取控制信号 包括施加到栅、源区和漏区的信号，用于导致、促成和/或引^示存储 器单元的数据状态的双极晶体管电流，且其中施加到漏区的信号包括负的 电压脉冲。
29. 根据权利要求26所述的集成电路器件，其中所述读取控制信号 中的一个或者多个包括恒定的或者不变的电压幅度。
30. —种集成电路器件，包括存储器单元，其基本上由电浮置体晶体管构成，其中所述电浮置体晶 体管包括源区；漏区；设置在所述源区和所述漏区之间的体区，其中所述体区被电浮置；以及设置在所述体区之上的栅；其中每个存储器单元包括(i)第一数据状态，其表示晶体管的体区 中的第一电荷，和(ii)第二数据状态，其表示晶体管的体区中的第二电荷;数据写入电路，其耦合到存储器单元，用于施加(i)第一写入控制 信号到存储器单元以写入在其中第一数据状态，以及施加(ii)第二写入 控制信号到存储器单元以在其中写入第二数据状态；以及其中，响应于施加到存储器单元的第一写入控制信号，电浮置体晶体 管生成第一双极晶体管电流，所述第一双极晶体管电流至少基本上提供了 电浮置体晶体管的体区中第一电荷。
31. 根据权利要求30所述的集成电路器件，其中所述第一写入控制 信号包括施加到栅的信号和施加到源区的信号，其中所述施加到源区的信 号包括具有第一幅度的第一电压和具有第二幅度的第二电压。
32. 根据权利要求30所述的集成电路器件，其中所述第一写入控制 信号包括施加到栅的信号和施加到漏区的信号，其中所述施加到漏区的信号包括具有第一幅度的第一电压和具有第二幅度的第二电压。
33. 根据权利要求30所述的集成电路器件，其中所述第一写入控制 信号包括施加到栅的信号和施加到源区的信号，以导致、提供、产生和/ 或引起所述第一双极晶体管电流，且其中所述施加到源区的信号包括具有第一幅度的第一电压和具有第二幅 度的第二电压；以及所述施加到栅的信号还包括具有第三幅度的第三电压和具有第四幅 度的第四电压。
34. 根据权利要求30所述的集成电路器件，其中所述第一写入控制 信号包括施加到栅的信号和施加到漏区的信号，以导致、提供、产生和/ 或引起所述第一双极晶体管电流，且其中所述施加到漏区的信号包括具有第 一幅度的第 一电压和具有第二幅 度的第二电压；以及所述施加到栅的信号包括具有第三幅度的第三电压和具有第四幅度 的第四电压。
35. 根据权利要求30所述的集成电路器件，其中所述第一写入控制 信号包括施加到栅的信号和施加到漏区的信号，以导致、提供、产生和/ 或引起所述第一双极晶体管电流，其中响应于所述第一双极晶体管电流， 在电浮置体区中生成多数载流子。
36. 根据权利要求35所述的集成电路器件，其中所述施加到栅的信 号相对于所述施加到漏区的信号在时间上变化，以导致、提供、产生和/ 或引起多数载流子积聚在电浮置体区的一部分中，所述部分与栅介质邻近 或者在栅介质附近，所述栅介质设置在栅与电浮置体区之间。
37. 根据权利要求36所述的集成电路器件，其中施加到所述栅的信 号在施加到所述漏区的信号之前改变或者终止。
38. 根据权利要求30所述的集成电路器件，其中所述第二写入控制 信号包括施加到栅的信号、施加到源区的信号和施加到漏区的信号，且其 中所述施加到漏区的信号包括闭锁电压以防止所述第 一数据状态被写入 到所述电浮置体晶体管中。
39. 根据权利要求30所述的集成电路器件，进一步包括数据感测电路，其耦合到存储器单元，以感测存储器单元的数据状态；以及其中，响应于施加到存储器单元的读取控制信号，所述电浮置体晶体 管生成表示存储器单元的数据状态的第二双极晶体管电流，且其中所述数 据感测电路至少基本上基于所述第二双极晶体管电流来确定存储器单元 的数据状态。
40. 根据权利要求39所述的集成电路器件，其中所述读取控制信号 包括施加到栅、源区和漏区的信号，以导致、促成和/或引^示存储器 单元的数据状态的双极晶体管电流，且其中施加到漏区的信号包括正的电 压脉沖。
41. 根据权利要求39所述的集成电路器件，其中所述读取控制信号 包括施加到栅、源区和漏区的信号，以导致、促成和/或引^示存储器 单元的数据状态的双极晶体管电流，且其中施加到漏区的信号包括负的电 压脉沖。
42. 根据权利要求30所述的集成电路器件，其中电浮置体晶体管是 N沟道型晶体管或者P沟道型晶体管。
全文摘要
一种用于写入、编程、保持、维持、采样、感测、读取和/或确定存储器单元阵列(例如，具有多个存储器单元的存储器单元阵列，该存储器单元由电浮置体晶体管构成)的存储器单元的数据状态的技术。一方面，本发明涉及用于控制和/或操作半导体存储器单元(和具有多个这样的存储器单元的存储器单元阵列以及包括存储器单元阵列的集成电路器件)的技术，该半导体存储器单元具有一个或者多个电浮置体晶体管，其中电荷存储在电浮置体晶体管的体区中。本发明的技术可以采用双极晶体管电流来控制、写入和/或读取这种存储器单元中的数据状态。在这点上，本发明可以采用双极晶体管电流来控制、写入和/或读取存储器单元的电浮置体晶体管中/的数据状态。
文档编号G11C11/404GK101233576SQ200680026285
公开日2008年7月30日 申请日期2006年9月6日 优先权日2005年9月7日
发明者米哈伊尔·纳戈加, 谢尔盖·奥克霍宁 申请人:矽利康创新有限公司