专利名称：：多层单元内存应用的平行阀值电压容限搜寻的制作方法
技术领域：
：本发明是有关于基于多层单元("MLC")的内存装置，且特别是有关于用以读取MLC式内存装置的技术。
背景技术：
：已知的闪存单元储存一浮置栅构造或其它电荷储存构造上的电荷。内储电荷改变此内存单元的阈值电压(Vth)。在一读取动作中，一读取电压被施加至此内存单元的4册极，而此内存单元是否导通(例如传导电流)，或者所传导的电流量，表示此内存单元的编程状态。举例而言，在读取动作期间传导相当高电流的一内存单元可能被指定"r的数字数值，而在读取动作期间传导非常小或没有传输电流的一内存单元可能被指定"o"的数字数值。电荷被加至此电荷储存构造以及从此电荷储存构造被移除，用以编程与擦除此内存单元，亦即，将此储存值从1改变至0。此电荷藉由此电荷储存构造而被维持，直到此内存单元被擦除为止，在不需要连续施加电力的情况下维持此数据状态，对于闪存应用而言是非常受欢迎的。可以通过提供选择性不同的数量的电荷至电荷储存构造上来表示(储存)多个数据值的MLC已逐渐发展。基本上，少许负电荷略微增加内存单元的Vth,且更多负电荷更进一步增加Vth。一读取动作用以决定此内存单元已被充电(编程)至何种状态。举例而言，在储存2位的数据的四电平单元中，假设储存构造上的状态)的阈值电压，Vth,表示在相当少量的负电荷已被传输至电荷储存构造上时的阈值电压，Vth2表示在更多负电荷已被传输至电荷储存构造上时的阈值电压，且Vth3表示在更多负电荷已被传输至电荷储存构造上时的阈值电压。施加在Vtho与Vth!之间的一读取(字线或门)电压并经由此装置感测电流，将表示此装置是否已被编程，然后，施加在Vth,与Vth2之间的一字线电压并感测此装置是否已经导通，将表示此装置是否已被编程成第一电平或第二电平等等。或者，施加一固定字线电压，而此单元所传导的电流与三个参考电流同时比较。依此方式，可以在一个读取动作中感测此MLC所有四个电平。结合MLC的内存数组通常以熟知方式读取，此熟知方式是施加一读取电压(Vt)至一选择字线，然后感测耦合至MLC区块的位线上的电流或电压，MLC区块通过使用一排感测放大器而由字线启动。典型的读取动作是页面式。举例而言，二千兆位("2Gb")的内存装置(或IC中的内存数组)可被设计成128,000个两千字节("2KB")页面。所感测的数值加载至一数据锁存器或緩冲器，如熟悉闪存装置的技术人员所熟知的。举例而言，请参见在2003年3月25日授权给Parker的美国专利第6，538，923号。一页面接着以在匹配感测放大器的数目的区块上的操作顺序被编程并读取。感测放大器在多个电平的连续读取动作的情况下包含一基准，或用以平行读取此多个电平的一组基准，此位线的电压或电流与此基准或此组基准比较，藉以检测此单元的Vth，因而才全测此内存状态。然而，在一数组内与在单一页面的数组内的被编程成一特定内存状态的这些单元的Vth可以遍及阈值电压的分布内变化。因此，被施加以读取一MLC的一读取电压或用来感测一MLC的输出电流的一参考电流，必须落在在多个编程电平的Vth电压分布间的间距之内。此种间距以读取电压范围或读取容限表示。确认MLC装置具有足够读取电压范围是很重要的。界的读取容限的已知技术是费时的且使用很多储存容量(测试器内存)以便为不同编程电平登录从芯片读取的数据。因此，需要一种能避免这些已知技术的问题的用以决定读取容限的技术。
发明内容根据本发明，提出一种操作一内存数组的方法，内存数组包含MLC,每单元储存多个位。此方法用以决定横越过此数组的多个阈值电平的读取容限，并包含以下步骤执行一编程操作以储存一已知数据集于此数组中的一受测区块，而在此受测区块中的每个单元储存一组多个位码中的一码，其中在这组多个位码中的每个位码对应至可#1编程于此单元中的多个阈值电平之一。关于2位码，这组多个位码有四个2位码，并4吏用于内存单元的四个阈值电平以表示这四个码。在已知数据集中的多个位码包含对应于一第一阈值电平且以如说明于此的一期望总和码表示的已知总数的码，以及对应于一第二阈值电平的已知总数的码等等。在执行此编程操作之后，使用一第一字线电压读取此受测区块，决定表示被编程成一第一编程电平的一第一内存单元数目的一第一已读总和，并决定表示被编程成第二编程电平的一第二数目的单元的一第二已读总和。第一已读总和码与关于第一阈值电平的第一已知总数比较，而第二已读总和码与关于第二阈值电平的第二已知总数比较，用以提供总和码比较信息。字线电压达到一特定范围的电压以小增量呈阶梯状变化，或达到此特定范围的一部分呈阶梯状变化，而已读总和码及/或比较信息是每个阶梯状的电压登录。于一特定实施例中，字线电压系达到一特定范围的字线电压，例如以100mV的步阶呈阶梯状变化。关于此范围的字线电压的登录的已读总和码及/或比较信息，用以决定在第一编程电平与第二编程电平之间的一读取范围，其中此读取范围是一定范围的字线电压，而在此范围内，所施加的字线电压电平产生数个总和码，这些总和码与在此数组的受测区块之内的已知总数相匹配。在一特定实施例中，此内存数组包含每单元两个位的多层单元("MLC"),且数据集具有对应于一第三阈值电平的码的一第三已知总数。在此情况下，第一已知总数表示被编程成第一编程电平、第二编程电平或第三编程电平的多个MLC，而第二已知总数表示被编程成第二编程电平或第三编程电平的多个MLC。除了第一已读总和码与第二已读总和码以外，又计算一第三已读总和码。第三已读总和码表示位于第三编程电平的一第三MLC数目，第一已读总和码表示位于第一编程电平、第二编程电平以及第三编程电平的一第一MLC读取数目，而第二已读总和码表示位于第二编程电平与第三编程电平的一第二MLC读取数目。第一已读总和码与第一已知总数作比较，第二已读总和码与第二已知总数作比较，而第三已读总和码与第三已知总数作比较，用以提供第一总和码比较信息。在一特定实施例中，单元的受测区块是一页面的多层单元("MLC")内存装置，或一读取动作的一内存数组主题的另一部分，且一页面读取范围使用总和码及/或比较信息而在第一编程电平与第二编程电平之间决定。页面读取范围是后来的页面读取动作储存。或者，内存数组的受测区块是一页面的MLC内存装置的一部分。在一特定实施例中，内存数组的受测区块是一种两千字节(214位)页面，而已读总和码包含15位<0:14〉关于储存于N电平单元中的每一个N-1电平。因此，对于四电平单元，可产生三个已读总和码，而对于2K字节页面，对于总数为45位的数据每个页面(2K字节页面储存16K位)可产生三个15位已读总和码。因此，更一般言，对于包含2^位的测试区块，第一已读总和码、第二已读总和码及第三已读总和码包含各个N位码。用以供容限测试或容限搜寻用的分析，如说明于此地于此组N位码，而非于此组2^M立的数据上而完成，实质上降低测试处理所需要的内存资源。总和码及/或比较信息亦可选择地用以确认正确的编程操作。举例而言，如果已读总和码低于期望(已知)总和码，则可将另一编程脉沖施加至此内存数组中的被选择的内存单元，并读取新的总和码，且将新的总和码与期望总和码作比较。应用于此的技术亦适合于单一电平单元式内存数组。在一特定实施例中，读取位于第一字线电压的每单元包含两个位的MLC内存数组的步骤，包含同时比较一内存单元的一单元电流与一第一基准值、一第二基准值及一第三基准值，以产生两位数据输出，其指示内存单元的一编禾呈状态。在一实施例中，具有一MLC内存数组的一集成电路("IC")包含一内建自测试("BIST")设计(包含逻辑)，例如一状态机与其它专用电路、由软件所控制的一处理器或处理器与专用电路的组合，其被设计成用以依据上述技术来操作此MLC内存数组。在一特定实施例中，BIST逻辑从IC提供一通过/失败结果至一测试器，此IC指示此数组中的任何页面是否符合特定最小读取容限。为使本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合附图，作详细"^兌明如下图1显示示例的MLC产品的多个阈值电平的Vth分布。图2A显示两个不同的页面的MLC内存产品的阈值电压单元分布。图2B显示决定MLC式内存的读取电压范围的已知方法。图3显示用来说明总和码产生的图表。图4是依据本发明的一实施例的MLC式内存数组的操作方法的流程图。图5A是依据一实施例的感测结构的例子。图5B显示依据一实施例的示例总和码计算区块520。图5C显示关于在一IC中的一页面的MLC内存的总和码比较信息。图6显示用以测试具有BIST逻辑的IC的测试系统的示例图。主要组件符号说明L0、Ll、L2、L3:曲线/电平100:图102:第一Vt容限104:第二Vt容限106:第三Vt容限200:方法204、206、208、210:曲线212、214、216、218:分布220、222、224、226、230、234、238、240、242:步骤228、232:循环411:操作方法412、414、416、418、420、424、428:步骤500:感测结构502:MLC单元504A:负载电路504B:箝位电^各512数据计算区块522第一比较器储存体524第二比较器储存体526第三比较器储存体528第一加法器530緩存器534第二加法器536第二16位緩存器538第三加法器540:第三16位緩存器600:测试系统602:IC604A、604B、604C:自我测试BIST逻辑606:MLC内存数组具体实施例方式请参考图1-6,提供关于MLC式内存数组中的读取容限搜寻的技术的详细说明。图1是显示每单元储存两个位的一示例的MLC产品的读取电压Vt分布的图100。纵轴表示在^C编程成一阈值电平的一内存数组中的单元数目，而横轴是被施加至这些MLC的这些字线的Vt,其将克服此单元的此电荷储存构造上的传输电荷并允许此单元传导电流。四个分布显示为电平LO、Ll、L2、L3(状态或数据值)。为了方便讨论的目的，电平LO表示11的一数字数据值，Ll表示10的一数字数据值，L2表示01的一数字数据值，而L3表示00的一数字数据值；然而，这些表现是可选择的，而其它数值定义亦是可能的。MLC的状态(数值)可藉由施加一读取电压至此MLC的字线，并经由此单元感测电流而决定。举例而言，如果此MLC被编程成阈值电平Ll、L2或L3，则在一第一Vt容限102(例如REF1)内的一读取电压将不会导通此MLC(亦即，到达经由此单元而将在一基准电平的上的电流传导至一位线的状态)。当经由此MLC的电流与一基准作比较(例如藉由一感测放大器执行)时，使用者知道MLC位于最低电平LO(其常表示一擦除单元)。利用一类似的方式，在第二Vt容限104与第三Vt容限106的Vt范围(Window)内施加电压至此字线来辨别电平Ll与L2，以及电平L2与L3。图2A显示一MLC内存产品的两个不同页面的阈值电压分布。曲线LO、Ll、L2、L3表示此芯片在特定范围内的阈值电压的分布。曲线204、206、208与210表示关于不同编程电平，在此芯片内的一页面中被发现的读取电压的分布。举例而言，页面0("P0")具有关于电平L0的阈值电压的分布204，以及关于电平Ll的阈值电压的分布206。在P0上的L0与Ll之间的Vt范围(读取范围)是在分布204的高边界与分布206的低边界之间的电压差异WL—01—P0。同样地，WL—12—P0表示在电平Ll的阈值电压的分布206的高边界与P0上的电平L2的阈值电压的分布208的低边界之间的Vt范围，而肌_23_0表示在关于电平L2的阈值电压的分布208的高边界，以及关于P0上的电平L3的阈值电压的分布210的低边界之间的Vt范围。第二页面P4具有各个电平L0、Ll、L2、L3的不同分布212、214、216、218。如上所述，P4的这些Vt范围是WL—01—P4、WL—12—P4以及WL—23—P4。在此简化例子中，任两个电平之间的任何页面的最窄读取范围是WL—12一P0。MLC内存产品一般具有一最小读取范围规格(例如300mV)。如果WL_12—P0小于此最小读取范围规格(亦即小于300mV)，则此产品测试失败。一MLC内存产品中的不同页面可能且通常一定具有不同的Vt范围，且具有在不同的组的数值间的不同的读取电压范围。已知的读取容限测试方法，是藉由将此字线电平从关于一特定范围的一最低值步进至一最高值，并记录在此阶梯状的字线电压所感测的结果来搜寻Vt容限(读取范围)。此些结果与预先知道的编程数据集作比较。这些记录的结果会受到分析，以找到此容限的上下边界。页面式读取/步进WL处理重复三次于每个页面每单元MLC产品(每个读取范围一次)的两个位，直到整个MLC内存数组已被读取与容限登录为止。这个方法有数个缺点。每个页面的每个电平的边界被搜寻以计算此读取范围，其花费相当多的时间。需要一个大型测试器内存来储存整个芯片的位信息(例如在上述例子中为二十亿个位)。来自此整个芯片的登录数据被评估以计算每个读取单元的边界，而这必须为每个读取范围执行(例如在一四个位MLC装置中为三次)。图2B是显示决定一MLC式内存的这些读取电压范围(Vt容限搜寻)的一已知技术方法200的流程图。一基准值(例如基准电平l("REFl"))被设定以表示一第一数据值(步骤220),并连接至一感测放大器数组。施加至此页面的字线电平被设定至一特定范围中的最低电平(步骤222)(或者至最高电平或一任意电平)。此页面被读取(步骤224)，而此数据被输出并登录在此测试器内存中(步骤226)。如果该全芯片并未被读取(分支228)，则此页面数会增加(k+l),230)。如果此字线电压并非位于此最大允许值(分支232)，则此字线电压增加(j+l)，且针对每个字线电压值重复此循环(分支228),直到达到此最大字线电压为止(分支234)。如果此基准值并非最大基准值(例如REF3)(分支236)，则此基准值步进(i+l)(例如从REF1至REF2或从REF2至REF3)，并针对每个页面与每个字线电平重复循环228与232。在此字线电压已对于所有三个基准值呈阶梯状变化(分支238)的后，分析整个芯片的记录数据(步骤240),并决定芯片的最小读取范围(步骤242)。最小读取范围是在装置的任何页面上的任何两个数值之间的最窄读取范围。与现有技术相比，本发明的实施例使用已读总和码(as-readsumcode)来决定MLC式内存产品的最小读取范围，而非全芯片纪录为使用图2B的处理。单元的凄t目。在一两个位MLC中，有三个读fl电压范围，一个在L0与L1之间，第二个在L1与L2之间，而第三个在L2与L3之间。因此，使用三个已读总和码。其它实施例具有更多或更少数据电平，而读取电压范围的数目对应增加或减少。为了讨论的便利性起见，两位MLC将被使用在一例子中，且将说明三个已读总和码SUM1、SUM2、SUM3。图3显示在MLC式内存数组中相对于编程电平平行产生的总和码。SUM3是在编程电平三L3所感测到的单元数目。举例而言，如果一页面是两千字节，而每单元有两个位，则关于SUM3,我们将具有15位宽度，这时因为编程成电平L3的最高数目单元是16K(其意指此页面中的所有MLC已被编程成L3)。层三的最小位数目是O(其意味着所有页面并不具有任何编程成的MLC)。SUM2是在编程电平L2与L3所感测到的单元数目。两千字节页面可能没有被编程成L2或L3的页面的MLC(亦即，页面上的每个位位于Ll或LO),在此状况下，此数目是O,或所有MLC是L2或L3，在此状况下，此数目是16K。因此，SUM2亦具有15位宽度。如果SUM2并非为0，则位于L2的MLC的lt目可由将SUM2减去SUM3所决定。SUM1是在编程电平L1、L2与L3所感测到的单元数目。再者，SUM1具有15位宽度，而被编程成L1、L2与L3的单元的数目可能使用SUM1、SUM2、SUM3来决定。如果关于SUM1的位数是零，则位于此页面上的所有MLC被假设为位于LO。可仅使用45位(三个电平各15位)来表示整个两千字节页面。SUM1、SUM2、SUM3的期望值从将被编程成MLC数组的页面的数据得知。这些期望总和码依据分配给每一个MLC的数据值而在将数据加载至内存数组之前或之后计算，而这些期望总和码与在MLC页面已被编程之后被读取的总和码作比较。如果期望总和码匹配已读总和码，则此页面的一正确读取已产生。换言的，藉由使用施加至字线(其在读取容限范围的内)的一读取电压来读取页面。此内部逻辑控制MLC内存装置的测试读取过程，用以执行重复的读取循环，直到一负载緩沖器充满一个页面的信息(参考图5A关于读取结构的一例)期望总和码作比较。举例而言，如果编程页面具有(SUM3，SUM2,SUMl)-(15'h0BFF，15'h33FF,15'h3C00),则L3有3071(3K-l)位;L2有10240(10K)位；Ll有2049(2K-1)位；且L0有1024(1K)位。所以，SUM3=(3K-1);SUM2=(13K-1);SUM1(15K)。然而，在一读取动作之后，我们可获得新的总和码(SUM3,SUM2，SUMl)(15'hOBFD，15'h33FF，15'h3C00)。新的总和码显示于L3有两个位，其在此读取偏压状态(字线电压)下,皮读取为L2。第三层基准电平(REF3)是错误的，且其意味着如果我们想要获得正确数据，就应将REF3调得较低。然而，在一读取动作之后，如果对于相同的数据集，我们获得已读总和码(SUM3，SUM2,SUMl)=(15'h0BFF，15'h33FF，15'h3C02)，则我们将知道在此读取偏压状态(字线电压)下，于L2存在有一个位，其被读取为L1，而于L0存在有两个位，其被读取为L1。在此例中，REF2与REF1两者应被调整，以便读取整个页面的正确数据值。编程电平L1具有一编程确认电平PV1("下Vt极限")以及一Ll的上限EV1,编程确认电平PV1通常位于被编程成Ll的内存数组的MLC的可允许Vth分布的下端。相似地，编程电平L2具有纟皮编程成L2的MLC的一下限PV2以及一上Vt极限EV2。第三编程电平L3具有类似的极限，为了简化图例，其并未i举细表示。类似技术可被应用至SLC式、每单元一位的内存阵。以下说明依据本发明的一实施例的用以测试读取容限的MLC式内存数组的搡作方法。第一与第二期望总和码从数组数据(亦即，将被编程或已被编程为一MLC测试区块的数据，例如一MLC内存装置的一选择的页面)计算出。第一期望总和码表示将被编程成至少一第一编程电平(亦即，被编程成一第一编程电平与一第二编程电平的单元的总数)的MLC的数目。第二期望总和码表示将被编程成一第二编程电平的数目。在内存数组(例如页面)的MLC于各种字线电压读取，且计算第一与第二已读总和码。在一实施例中，初始字线电压是最低的允许字线电压，而在读取MLC的后，字线电压会增加。或者，字线电压开高走低，或另外被改变成获得期望比较信息。第一已读总和码表示以第一编程电平或第二编程电平读取的MECS的数目(亦即，以Ll与L2读取的单元的总数)。第二已读总和码表示以第二编程电平读取的MLC的数目。在每个字线电压的已读总和码与相对应的期望总和码作比较。在某些实施例中，特别用以感测所以编程电平的整个范围的字线电压受到评估。或者，字线范围的一部分受到评估。通常表示让已读总和码与期望总和码相符的字线电压的总和码比较信息被储存。在第一编程电平与第二编程电平之间的一读取范围(Vt容限)是依据总和码比较信息而决定。图4显示依据本发明的一实施例的MLC式内存数组的操作方法411的流程图，用以表示芯片是否通过一读取容限测试，此操作方法最好是由芯片上BIST逻辑执行。一种检查总和方法用以基于从此页面读取的数据，来比较45位总和码(在2K字节页面中是每单元两位)与期望的45位总和码，且此检查总和方法被使用以决定一页面的一读取动作是否已经通过或失败。通过/失败信息是45位(每一个SUM1、SUM2、SUM3为15位)，而非是使用于已知的方法的每个页面有2K字节的信息。这可改善测试时间，减少需要用以执行Vt容限测试的内存资源，并促进具有MLC式内存数组的IC的内建自我测试("BIST")。依据显示于图4的方法，从将被编程为一页面的MLC数组的页面数据值计算出期望总和码，或此总和码以其它方式提供。期望总和码被读取与储存以供测试逻辑存取(步骤412)。字线电平被设定成一初始数值(例如特别供一读取动作用的最低字线电压)(步骤414)。页面被读取以产生读取数据(步骤416)。利用此读取数据，可决定已读总和码并将已读总和码与加载至步骤412中的数值作比较，以为每个字线电平提供一比较结果(步骤418)。关于字线电平的比较结果被储存(步骤420)。参见图5C,可以看出比较结果可被储存为单纯的一位通过/失败数值，其是关于此单元的每个阈值电平的每个字线电平。如果整个芯片并未以此字线电平评估(分支422),则增加此页面凄K直(j+l)且循环继续直到全芯片已被评估为止(分支424)。字线电平受到评估，而如果没有位于关于此读取动作的最大允许的字线电平(分支426),则这些页面以下一个字线电平(i+l)受到评估，以增加类似图5C的一数据集。或者，此字线数值开始于其最大允许的数值并于每次循环通过时减少，或此字线数值开始于一任意数值并在循环每次通过时，改变至另一数值，直到有兴趣的所有字线数值已被评估为止。类似地，在继续至下一个页面之前，可以以有兴趣的全部字线数值来评估一页面。其它实施例具有替代顺序的步骤。在以有兴趣的所有字线数值来评估全芯片之后(分支428)，计算最小读取范围(步骤430),以下参考第5A-5C图作更进一步的说明。图5A是被用来在每单元中同时读取两个位的感测结构500的例子。位线电压负载电if各504A经由箝位电路504B^是供负载电流至MLC单元502，并以类似方式提供负载电流至三个参考单元REF1、REF2、REF3。在此单元的位线的负载电路504A由一感测致能信号SENB所控制，而这些参考单元位线的这些负载电路504A总是在此例子中设定。参考单元使用一电路测试器、电路编程器、芯片上基准编程电路或其它技术来进行编程，使它们每个具有不同的阈值电压。当一字线电压(WL)被施加至这些参考单元与MLC单元502时，每个将产生不同的参考电流Iref1、Iref2、Iref3,且MLC单元502将产生ICELL。读取动作表示MLC单元502已被编程成这四个编程电平(LO、Ll、L2、L3)中的哪一个。参考单元受到偏压，使每个参考单元传导一参考电流，其与相关的编程电平的Vt成反比。感测放大器506、508、510比校ICell与Iref1、Iref2及Iref3以分别产生数据值Dl、D2与D3。如果经由此MLC单元502的电流大于一参考电流，则其表示MLC单元的Vth少于参考单元的Vth。举例而言，如果ICell大于Irefi，则感测放大器506输出逻辑"1"的Dl数值。其它感测放大器以类似方式操作，而来自这些感测放大器506、508、510的数据值(亦即，逻辑"l"或逻辑"O")Dl,D2、D3被平行提供至一数据计算区块512。数据计算区块产生两位数据输出DOUT，其指示此MLC单元被编程成哪一电平。举例而言，如果MLC单元位于编程电平L0，则ICeix大于它们的Iref1，大于Iref2,并大于Iref3，而数据计算区块输出D0UT=ll("壹壹，，)。类似地，DOUT=10("壹零")表示此MLC单元被编程成LI等。表1显示在感测放大器输出与DouT之间的代表关系表1<table>tableseeoriginaldocumentpage18</column></row><table>图5B显示依据一实施例的一示例的总和码计算区块。总和码计算区块使用标准逻辑式比较器与加法器区块，因此省略详细的操作说明。从一组数据计算区块(例如512,亦请参见图5A，512,D。uT)的数据输出(例如DouTo)，被提供至供多个单元用的三个比较器储存体522、524、526。在此例子中，使用64个并联感测放大器/数据计算区块来评估64个单元。可以利用熟悉本项技术的技术人员所熟知的方式，来平行操作其它数目的感测放大器。第一比较器储存体522比较多个数据输出(DouTo,DOUT1，…，Douto)与10,01或00凄t值，其表示^皮编程成L1，L2或L3电平的单元。比较器输出被提供至一第一加法器528以产生SUM1，其储存于16位緩存器530中。第二比较器储存体524比较多个数据输出与01或OO数值，其表示被编程成L2或L3电平的单元；并提供这些输出至一第二加法器534以产生SUM2,其储存于一第二16位緩存器536。第三比较器储存体526比较多个数据输出与00数值，其表示这些单元被编程成L3电平；并提供这些输出至一第三加法器538来产生SUM3，其储存于一第三16位緩存器540。第一，第二与第三比较器储存体522、524、526平行操作，并配合加法器528、534、538以平行产生SUM1、SUM2、SUM3。被编程成L3电平的单元的数目以SUM3表示。被编程成L2电平的单元的数目由将SUM2减去SUM3所决定(参见图3),而被编程成L1电平的单元的数目由将SUM1减去SUM2所决定。剩下的单元位于LO(^察除)电平。换言之，在64个MLC的单一读取期间，总和码SUM1、SUM2、SUM3表示64个MLC中有多少个是位于L1、L2、L3。得知在此测试区块中的单元的总数亦允许决定位于LO的单元的数目，换言的，单元的总数减去SUM1。使用这些技术，可使用单一的读取顺序来确认被编程成不同电平的MLC数组。并不需要为每个编程电平而以许多字线电压来重复读取数组(比较图2B,标号236)。图5C显示使用说明于此的技术作容限测量的真值表，其是关于IC中的一页面的MLC内存。在此图表的第一列，显示的字线电压电平开始于4.5V并结束于6.1V并以100毫伏特增加。从4.5至6.1V的范围表示关于此内存数组的一特定范围的字线电压。在此图表中的标为"REF1错误？"的第一列，显示第一基准电平的总和码比较信息，而第一基准电平表示关于那字线电压的REF1的电平是错误的。或者，'T'第一列表示读取的单元的数目，其表示电平L1并未匹配以SUM1表示的期望数目，而"0"表示这些数目互相匹配。在此图表上的标为"REF2错误？"的第二列，显示关于第二基准电平的总和码比较信息，其表示REF2的电平对于那个字线电压是错误的。或者，'T'第二列表示读取的数目单元，其表示电平L2并未匹配由SUM2与SUM1所表示的期望的数目，而"0"表示这些数目相互匹配。此图表上标为"REF3错误？"的第三列，显示关于第三基准电平的总和码比较信息，其表示REF3的电平关于那个字线电压是错误的。或者，"r第三列表示读取的单元的数目，其表示电平L3并未匹配由SUM3、SUM2与SUM1表示的期望数目，而"0"表示这些^:目相互匹配。从最低字线电压(在此例子中是4.5V)开始，执行一页面读取动作，并比较关于所有三个电平的总和码与此期望码。关于此低字线电压，所有三个总和码的比较将表示故障，使人联想到REF1、REF2与REF3应被调整(REF1可能太高)或此字线电压离开适当的容限。当字线电压提高(于此例子是到达4.8V)，SUM1将变成正确(REF1错误二0(伪))，因为正确的被编程成L1、L2与L3的总和的数目MLC的总数将以此Vt被读取。然而，不存在有在以不同电平(参见图3，SUM1)编程的单元的数目之间的区别。SUM2与SUM3将是错误的(REF2错误1，REF3错误-1)，假设在此页面有某些MLC位于L2与L3。当字线电压继续提高至关于一页面读取动作的最大容许数值，可获得显示于真值表500的结果。数值与条件仅作示例的目的，并仅提供作为图例与讨-论的目的。在每个电平之间的读取电压范围对关于此页面的每个基准，可从显示图5C的图表的数据决定。从图5C可见，关于字线电压的读取范围对REF1是从4.8V至5.2V,其意味着在LO与Ll之间有400mV。类似地，关于字线电压的读取范围对REF2是从5.0V至5.4V,其意味着在L1与L2之间有400mV。关于字线电压的读取范围对REF3是从5.3V至5.6V,其意味着有300mV在L2与L3之间。这种处理是其它页面的MLC内存数组重复("全芯片读取")，并获得最小读取电压范围。BIST可藉由提供特定的最小读取范围数值至一测试器而执行。在芯片上的BIST逻辑自动执行全芯片读取动作，同时字线电压横越过其范围呈阶梯状变化。BIST逻辑或测试器储存读取结果，计算这些总和码，并比较这些总和码(参见图6)与可允许(特定)的最小读取范围。BIST逻辑可选择地传递此IC芯片的通过/失败信息。或者，可将个别页面的通过/失败信息提供至此测试器，其可将MLC内存数组设定成"被锁在外面"的失败页面而无法被消费者使用。虽然这会减少消费者在IC上可利用的总内存，但是其允许无法通过最小读取范围规格的具有一个或多个页面IC的使用。图6显示用以测试一IC602的一测试系统600的示例图，而IC602具有内建的自我测试BIST逻辑604A、604B、604C(为简化说明测试流程之便，仅显示为多个功能区块)。举例而言，BIST逻辑可被内嵌至硅或其它IC半导体材料中，或暂时加载至IC的一可编程逻辑部。在页面读取动作期间BIST逻辑604A控制MLC内存数组606与字线电压，其由一测试器608提供或在芯片上提供。数个页面的MLC数组606以这些可允许的字线电压自动评估，如上所述。BIST逻辑604B储存这些读取结果，计算三个总和码，并比较从这些读取动作获得的这些总和码与特定(可允许)的最小读取范围。可选择的BIST逻辑604C提供通过/失败数据至测试器608。或者，这些总和码数值被提供至此测试器，其比较这些总和码数值与期望总和码数值，并计算关于此些页面或此IC用的最小读取电压范围。在一特定实施例中，如果在MLC数组606中的任何页面无法完成任何最小读取范围规格，则BIST逻辑604C提供一失败数值。相较于基于图2A与图2B所讨论的已知技术，本发明的实施例具有数个优点。第一，并不需要寻找每个电平的这些字线电压边界，这时因为此读取范围直接地从这些总和码决定。第二，并不需要储存关于整体芯片(整个内存数组)的位信息，而只有储存期望总和码，以与已读总和码作比较。第三，登录数据是总和位比较信息，而非整体芯片位信息。第四，并不需要对着三个不同的基准值重复此读取动作三次，这时因为供给所有三个基准电平用的平行读取被执行以产生总和码。本发明的实施例提供以较少测试次数达成Vt容限的可靠的测试，而某些实施例包含BIST。说明于此的实施例基于MLC技术而应用至多个位单元。亦可基于SLC技术，来将此技术应用至单一的位单元。综上所述，虽然本发明已以一较佳实施例揭露如上，然而其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围当以所附的权利要求所限定的为准。权利要求1.一种集成电路，包含一内存数组，位于该集成电路上；以及该集成电路上的逻辑，其被设计成用于将一数据集编程成该内存数组中的一内存单元区块，其中该内存单元区块包含多个内存单元；在多个字线电压的范围内，重复读取位于这些字线电压的该内存单元区块，为在该范围内的各个字线电压，计算已读总和码信息，其表示位于第一编程电平的一已读内存单元数目与位于第二编程电平的一已读内存单元数目；及执行储存该集成电路上的已读总和码信息与提供该已读总和码信息至该集成电路上的一输出的至少一个操作。2.如权利要求1所述的集成电路，包含该集成电路上的逻辑，用以分析该已读总和码信息并提供一通过/失败结果。3.如权利要求1所述的集成电路，其中该逻辑储存期望的总和码信息，其表示为该数据集被编程成一第一编程电平的一第一内存单元数目，以及该数据集被编程成第二编程电平的一第二内存单元数目，且该逻辑包含比较该已读总和码信息与期望的总和码信息的逻辑。4.如权利要求1所述的集成电路，其中该内存单元区块由一页面的多层单元MLC所组成。5.如权利要求1所述的集成电路，其中该内存区块包含具有四个编程电平的多层单元；且该已读总和码信息包含一第一已读总和码，其表示在该第一编程电平被感测到的区块中的第一内存单元数目；一第二已读总和码，其表示关于该已知数据集的内存单元的该第一数目与在该第二编程电平被感测到的区块中的第二内存单元数目的总和；以及一第三已读总和码，其表示内存单元的该第一数目，内存单元的该第二数目与在该第三编程电平^^感测到的该区块中的内存单元的第三数目的总和。6.如权利要求5所述的集成电路，其中该区块包含2^个位，且该第一已读总和码、该第二已读总和码以及该第三已读总和码包含各自的N个位码。7.如权利要求1所述的集成电路，包含一排感测放大器，在所述范围内的字线电压的施加期间，这些感测放大器被配置以平行比较来自该区块中的一选择单元的一电流与多个基准，用以表示该选择单元的编程电平。8.如权利要求1所述的集成电路，包含一排感测放大器，这些感测放大器被配置以比较来自该区块中的一选择单元的一电流与一第一基准值、一第二基准值以及一第三基准值，用以产生表示该选择单元的一编程状态的两位数据输出。9.如权利要求1所述的集成电路，包含决定该已读总和码是否匹配期望的总和码信息的逻辑，而如果该已读总和码并不匹配，则将一额外编程过程应用至该内存单元区块。10.—种内存数组的操作方法，包含以下步骤将一已知数据集编程成一内存区块；提供期望的总和码信息，其指示为该已知数据集被编程成一第一编程电平的一第一内存单元数目，以及为该已知数据集被编程成第二编程电平的一第二内存单元数目；执行一测试过程，其包含在多个字线电压的范围内重复地读取位于这些字线电压的该内存区块；为该范围内的各个字线电压计算已读总和码信息，其指示位于第一编程电平的已读数目的内存单元及位于第二编程电平的已读数目的内存单元；以及比较期望的总和码信息与该已读总和码信息，以为在该范围内的各个字线电压提供总和码比较信息；以及分析该总和码比较信息，用以决定该内存区块的一读取容限。11.如权利要求IO所述的操作方法，其中该内存数组包含多个区块，且该方法进一步包括对该多个区块执行所述编程、提供、执行与分析步骤，用以决定该多个区块的任何一个是否具有不符合规格的一读取容限。12.如权利要求IO所述的操作方法，进一步包含登录该已读总和码信息的步骤。13.如权利要求IO所述的操作方法，其中该内存区块由一内存装置中的一页面的多层单元MLC所组成。14.如权利要求13所述的操作方法，进一步包含藉由使用该读取容限读取该页面的步骤。15.如权利要求IO所述的操作方法，其中该内存区块是一页面的一MLC内存装置的一部分。16.如权利要求IO所述的操作方法，其中该内存区块包含具有四个编程电平的多层单元；该期望的总和码信息包含一第一期望总和码，其表示该已知资料集被编程成一第一编程电平的一第一内存单元数目；一第二期望总和码，其表示该第一内存单元数目与该已知数据集被编程成一第二编程电平的一第二内存单元数目的总和；以及一第三期望总和码，其表示该第一内存单元数目、该第二内存单元数目与该已知数据集被编程成一第三编程电平的一第三内存单元^:目的总和；且该已读总和码信息包含一第一已读总和码，其表示在该区块以该第一编程电平感测的一第一内存单元数目；一第二已读总和码，其表示该第一内存单元数目与该已知数据集在该区块中以第二编程电平感测的一第二内存单元数目的总和；以及一第三已读总和码，其表示该第一内存单元数目、该第二内存单元数目与在该区块中以该第三编程电平感测的一第三内存单元数目的总和。17.如权利要求16所述的操作方法，其中该区块包含2^'个位，且该第一已读总和码、该第二已读总和码以及该第三已读总和码包含各自的N个位码。18.如权利要求IO所述的操作方法，其中关于该范围内的每个字线电压，重复读取的步骤包含耦合一单元至一感测放大器，该感测放大器同时比较来自该单元的一电流与多个基准，以表示该单元的该编程电平。19.如权利要求IO所述的操作方法，其中关于该范围内的每个字线电压，重复读取的步骤包含耦合一单元至一感测放大器，该感测放大器同时比较一内存单元的一单元电流与一第一基准值、一第二基准值以及一第三基准值，以产生表示该内存单元的一编程状态的两位数据输出。20.—种决定方法，用以决定一集成电路IC的一内存数组中的一读取范围容限，该方法包含以下步骤a)从待加栽至数个页面的该内存数组的数据提供多个期望总和码，各期望总和码对应于各内存单元，各该内存单元位于各该页面被编程成对应于多个期望总和码的至少多个编程电平；b)编程这些页面的该内存数组，各该页面包含在该页面上被编程成一第一编程电平的一第一内存单元数目，以及在该页面上被编程成一第二编程电平一第二内存单元数目；C)将一字线电压设定成一第一选择字线电压；d)读取位于该字线电压的该页面的该内存数组以提供读取数据；e)从该读取数据为该页面计算一已读总和码；f)比较该已读总和码与一对应期望总和码以产生一比较结果，该期望总和码指示在该页面上^f皮编程成该第一编程电平与该第二编程电平中的至少一个的内存单元的数目；g)储存该比较结果，h)为下一个页面重复步骤(e)至(h)，直到所有页面的该内存数组已被读取为止；i)将该字线电压设定成下一个选择字线电压，并重复步骤(d)至(h);j)重复步骤(i),直到所有选择字线电压在一选择范围之内的字线电压已被施加至这些页面，且这些页面已被读取为止；及k)从这些比较结果计算该IC的一读取范围容限。21.如权利要求20所述的决定方法，其中为该页面计算已读总和码的该步骤(e)包含计算对应于被编程成至少该第一编程电平的一第一数目的多层单元MLC的一第一已读总和码，并计算对应于被编程成至少该第二编程电平的一第二数目的MLC的一第二已读总和码；比较该已读总和码与该对应期望总和码的该步骤(f)包含比较该第一已读总和码与一第一期望总和码以产生一第一比较结果，并比较该第二已读总和码与一第二期望总和码以产生一第二比较结果；且储存该比较结果的该步骤(g)包含储存该第一比较结果与该第二比较结果。22.如权利要求21所述的决定方法，其中从这些比较结果计算该读取范围容限的步骤(k)包含为所述IC计算一第一读取范围容限与一第二读取范围容限。23.如权利要求20所述的决定方法，其中该选择范围的这些字线电压跨越一特定的最大读取范围。24.如权利要求20所述的决定方法，其中该选4奪范围的这些字线电压从一最小可允许读取电压延伸至一最大读取电压。25.如权利要求24所述的决定方法，其中计算该读取范围容限的步骤(k)在步骤(j)之后发生。26.如权利要求20所述的决定方法，其中比较该已读总和码与该对应期望总和码以产生该比较结果的步骤(f)在该IC上发生。27.—种内存数组的操作方法，包含以下步骤施加一编程过程以将一已知数据集编程成包含多个内存区块单元的一内存区块单元数组；提供期望的总和码信息，其指示该已知数据集被编程成一第一编程电平的一第一内存单元数目，以及该已知数据集被编程成一第二编程电平的一第二内存单元数目；读取位于一字线电压的该内存区块，为在范围内的各个字线电压计算已读总和码信息，该已读总和码信息指示位于该第一编程电平的一已读数目的内存单元以及位于该第二编程电平的一已读数目的内存单元，并比较该期望的总和码信息与该已读总和码信息；以及如果该已读总和码并不与该期望的总和码信息匹配，则施加一额外编程过程至该内存单元区块。全文摘要一种用以在一内存数组中决定读取电压容限的方法，其比较从自内存数组中读取的数据产生的已读总和码与加载数据产生的期望总和码。读取电压(Vt)是阶梯状，且已读总和码与期望总和码比较，以决定提供与总和码匹配的Vt范围。多个读取电压容限(亦即在MLC内存数组的多个编程电平之间的读取电压容限)在Vt阶梯状地横越过其范围时，以平行方式来决定。文档编号G11C16/06GK101169974SQ20071016688公开日2008年4月30日申请日期2007年10月23日优先权日2006年10月23日发明者何文乔,刘正淇,张坤龙,张钦鸿,洪俊雄申请人:旺宏电子股份有限公司