专利名称：动态记忆胞元的制作方法
技术领域：
本发明系一种具有一个平面型选择晶体管及一个沟道式电容器之积体动态记忆胞元。
动态内存通常是由一个单晶体管胞元场所构成，且构成这个单晶体管胞元场的每一个单晶体管胞元通常都具有一个选择晶体管及一个沟道式电容器。对沟道式电容器之记忆节点所储存的资料进行随机存取的动作是经由一条字线来进行，这条字线构成一带有基材之选择晶体管的闸极接点。资料是经由一条与第一个掺杂扩散区连接的位线被读取。对字线施以一个电脉冲可以接通胞元内第一个掺杂扩散区与第二个掺杂扩散区(也就是与沟道式电容器之记忆节点连接的第二个掺杂扩散区)之间的导电连接。沟道式电容器可能的充电状态为逻辑状态”0”及/或逻辑状态”1”。
为了尽可能达到最大的积体密度(集成密度)，以及尽可能的节省材料和空间，降低制造成本，故需尽可能的缩小记忆胞元之胞元尺寸。为了能够将进一步缩小之记忆胞元的配置与不断进展中的微影技术分开，故需将相当于目前最新的微影技术能够达到的最小构造宽度F的平方的胞元面积设置在一片晶圆上。目前生产中的记忆胞元所采用的晶体管通常是平面型晶体管。设置在晶圆基材面上的闸极接点与沟道式电容器之间的距离必须相当于最小构造宽度F。闸极接点及沟道式电容器之间的间隙相当于第二个扩散区所需的空间。
在闸极接点的另外一边设有一个又名扩散接点的位线接点。由于与相邻胞元之闸极接点及/或沟道式电容器至少必须相距一个最小构造宽度F的距离，因此可以计算出一个单晶体管胞元的最小胞元面积为8F2。
为了能够制造出这么小的胞元面积，业界已经开发出多种有利的胞元配置方式。这些配置方式是利用浅沟式绝缘(英文名称为”ShallowTrench Isolation”，STI)及形成一种所谓的氧化物环套(英文名称为”Collar”)使胞元之间相互绝缘。氧化物环套使记忆节点填料与环绕在其四周的选择晶体管的n型掺杂槽或p型掺杂槽绝缘。氧化物环套不同于设置在电容器下半部作为电容器之电介质用的绝缘层。这个绝缘层将作为记忆媒介的记忆节点与第二个电容器板(埋设板)隔开。第二个电容器板(埋设板)是一个被埋藏在深处并与许多沟道连接的掺杂区。
浅沟式绝缘(STI)一方面会在相邻记忆胞元的主动扩散区之间形成绝缘，另一方面也会在记忆节点及一条通过记忆节点的被动字线之间形成绝缘。
以上说明的记忆胞元设计方式又称为MINT(Merged IsolationNode Trench合并绝缘节点沟道)，其优点是可以经由将计入沟道壁的胞元绝缘达到减少胞元面积的效果。与扩散区的接触是经由一种所谓的埋入式接点(Buried Strap)来完成。在沟道式电容器面向闸极接点的一边的沟道壁上半部有一个位于氧化物吊环及STI绝缘之间的绝缘材料制的缺口。在制造沟道式电容器时，通常是在这个位置离析出高浓度的砷掺杂多晶硅，在高温下这种多晶硅会向外扩散，因而与相邻的掺杂基材形成接触。
以向外扩散至埋入式接点之渗入深度90nm为例，其目的是一方面尽可能降低接点内基材及沟道电容器之交界处的电阻，另一方面是使向外的扩散深度不要及于闸极接点下方之基材的耗尽区。这样就可以定出向外扩散过程的最大值及/或最小值，使向外扩散的深度正好等于所要求的90nm。按照目前所处之技术世代的微影构造宽度170nm、沟道式电容器与闸极接点的距离125nm、以及前面提及的扩散深度(以仿真方式得到的数值)，可以得出向外扩散区与闸极接点之间的距离为35nm。
假使向外扩散所需的长度大于闸极接点与沟道式电容器之间的距离，致使扩散深度进入闸极接点的耗尽区，则可能造成不利于调节截止状态的电流及选择晶体管的门限电压的结果。这个结果可能导致记忆胞元故障，进而造成内存的生量减少。目前所处的技术世代(170nm)是以十分严格的覆盖容许误差来避免这种情况的发生，对晶圆而言，覆盖容许误差为45nm，对单芯片而言，在x方向上的方覆盖容许误差为40nm。
这样会造成的一个严重问题是，在进入下一个世代的技术(140nm、110nm等)后，在大约相同的向外扩散深度的情况下，沟道式电容器与闸极接点之间的距离会变小到即使是在最严格的覆盖容许误差的限制下，选择晶体管也是会受到牵累。而且即使是在目前所处的170nm的技术世代，也要在大幅消除系统误差(例如每一个连续的微影步骤都要使用完全相同的曝光设备)的情况下才能符合45nm之覆盖容许误差的要求。140nm的技术世代的一个倾向是降低向外扩散步骤占整个制程之热处理费用的比例，另外一个倾向是缩小接触电阻的断面积，但是这两个倾向都会造成接触电阻变大。
因此本发明的任务是提出一种DRAM记忆胞元结构，这种DRAM记忆胞元结构一方面要能够实现记忆胞元面积为8F2的MINT设计，另外一方面又要能够解决因沟道及/或沟道电容器与闸极接点之间的距离已经无法再缩小而对向外扩散造成的问题。
采用本发明之专利申请范围第21项之DRAM记忆胞元及第8项之制造这种DRAM记忆胞元的方法即可达成上述之任务。本发明之申请专利范围第2--7项为本发明之DRAM记忆胞元的其它有利的实施方式，第9项及第10项则为DRAM记忆胞元之制造方法的进一步改良。
一种又称为表面吊带(Surace-Strap)的接点是由导电材料制成，这个接点至少将位于第一条字线及沟道式电容器之间的主动扩散区的一部分覆盖住。也就是说，这个位于基材表面上方的接点与扩散区形成导电连接。
沟道式电容器的记忆节点至少被一个氧化物环套环绕住，因此电流不能从扩展区及/或n型槽或p型槽流入记忆节点。在氧化物环套(Collar)的正上方有一个氧化物盖(英文名称为”trench top oxide”，简称TTO)。这个氧化物盖最好是将基材表面封闭住，这样就可以将沟道式电容器的沟道封闭住。记忆节点只能通过氧化物盖内的一个开口与外界形成导电连接。氧化物盖内的这个开口填满了导电材料，并从氧化物盖表面垂直延伸至记忆节点材料。这个开口及填塞在其内的导电材料最好是与沟道壁没有形成任何导电连接。这样沟道内部的绝缘就可以从氧化物吊环上缘一直延伸至基材表面。
接点的导电材料除了将基材的一个扩散区覆盖住外，还将包括氧化物盖之开口的沟道开口的第一个部分覆盖住。接点最好是由一个设置在基材表面及氧化物盖表面上的水平层及与其连接之氧化物盖开口之填塞物所构成。
经由一条特殊构造的第二条被动字线即可达到这种设置在基材表面上方的节点配置。
将沟道整个覆盖住的被动字线在沟道上方的部分的截面宽度小于它在沟道与门极接点之间的部分或在闸极接点正上方部分的截面宽度。这条字线有以下两种可能的构造方式，也可以将这两种构造方式组合在一起牙一种构造方式是使位线的宽度小于沟道的宽度，这样设置在被动位线旁边的接点就可以将带有氧化物盖开口的氧化物盖的第一个部分覆盖住。第二种构造方式是在沟道电容器的位置将位线朝偏心方向自两个闸极接点自两个在Y方向上相邻的胞元连接成的理想线拉出放置，这样位线就只将沟道电容器开口的一部分覆盖住，例如向旁边移动一段距离。这种构造方式亦可称为摆动位线(Wiggled WordLine)方式。
对本发明而言，一种特别有利的情况是MINT胞元的胞元面积为8F2，此时MINT胞元之闸极接点与沟道电容器之间的距离大约只有F。按照本发明的方法，接点是由位于基材之外的导电材料所构成，这样就可以避开在构成传统的埋入式接点时碰到的基材掺杂的渗入深度很深的问题。
本发明之另外一种特别有利的实施方式是在单一的记忆胞元上，使掺杂区及/或主动区与相邻胞元绝缘的浅沟式绝缘(英文名称为”Shallow Trench Isolation”，STI)是由至少两个不相连的区域所构成。在本发明的这种实施方式中，只有在选择晶体管的每一个最长边上才需要绝缘，而沟道式电容器与相邻的沟道式电容器(属于另外一个记忆胞元的沟道式电容器)之间则是靠氧化物环套及本发明的氧化物盖来达到绝缘的效果。
在本发明中，所谓记忆胞元的最长边是指沿着第一个掺杂区、闸极引线、第二个掺杂区、沟道电容器的顺序构成其侧面的一个边。顶边是指仅构成沿着第一个掺杂区及沟道式电容器的顺序的尾端的边。
到目前为止，主动区的构成通常是在长度为6F的横梁上以微影方式构成。两个相邻的胞元环绕一个共同的位线接点沿着横梁以镜像对称方式被设置在横梁的两侧。也就是说，两个相邻胞元的闸极接点及沟道电容器系沿着一条字线彼此对称。在微影构造的过程中，在两个沟道式电容器之间形成使其彼此绝缘的STI沟道时，构成主动区所需的横梁的顶边及/或最长边不能被连接。由于主动区尺寸非常小，使得主动区的构成对于微影技术的要求非常严格，因此所需的光学照明必须采用一种所谓的光学接近修正技术(optical ProximityCorrection)，以便抵消发生在横梁顶端的线路缩短效应(Line-End-Shortening)。线路缩短效应(Line-End-Shortening)在狭窄的线路上尤为明显。
按照本发明的方法可以将主动区制作长的线路。这种方式的优点是一方面可以解决线路缩短效应(Line-End-Shortening)的问题，另外一方面还可以减少象差和接近效应(Proximity-Effekte)。此外，如果胞元的每一个主动区都必须被个别绝缘，在记忆胞元场边缘被称为哑线(Dummy-Linie)的结构也可以获得一个较大的构造用过程窗口。
另外一种实施方式是在沟道内的第一个氧化物环套的正上方另外再加装第二个氧化物环套。第二个氧化物环套的厚度较小，因此氧化物盖内为接点设置的旁侧开口对记忆节点的导电材料就会具有一个够大的过渡面。但是第二个氧化物环套的厚度也必须够大，以免在相邻的基材内产生寄生电容。
本发明的一个重要优点是可以避免因为在埋入式接点内出现之未预期的向外扩散区产生的一种所谓的可变记忆时间(VRT误差，VRTVariable Retention Time，可变记忆时间)。造成VRT误差的原因是发生在主动区内的移动。发生移动的位置是主动区内具有最大电压密度的一个点，也就是所谓的三相点(Tripel-Punkt)。主动区、浅沟道绝缘(STI)、以及一般使用的埋入式接点等三个区域均相交于这个三相点。到目前为止，只能采取在埋入式接点内设置一个氮化物界面的措施来避免发生在主动区内的移动，其原理是氮化物界面的厚度愈大，三相点的电压密度就会愈低，因此发生移动的可能性就愈低。但是氮化物层的厚度如果太大，接下来的向外扩散步骤可能就没办法达到预定的效果，导致埋入式接点的电阻变大，使选择晶体管的饱和电流变小。
以下配合图式及一个实际的实施方式对本发明的内容作进一步的说明
图式1以现有技术制作的一种DRAM记忆胞元的胞元配置(a)，以及在一个记忆胞元场中的4个这种胞元之间的相豆配置关系图(b)。
图式2具有如
图1之带有埋入式接点之MINT配置的DRAM记忆胞元的一个截面图。
图式3本发明的一种DRAM记忆胞元的胞元配置，这种DRAM记忆胞元具有表面接点(a)及由在一个记忆胞元场内的4个这种胞元。
图式4如图式3之具有表面接点的记忆胞元的一个截面图。
兹利用和一个具有8F2之胞元面积的MINT胞元配置的传统DRAM记忆胞元(100)的比较来说明本发明的特征。图式1以示意方式显示一种以现有技术制作的具有8F2之胞元面积的MINT胞元配置的DRAM记忆胞元(100)的上视图。沟道式电容器(1)位于在图式1所示之胞元表面的右方区域。沟道式电容器(1)系位于一条被动字线(8)的下方。沟道式电容器(1)与一个源极区(3)连接。一个设置在一条主动字线(7)下方的闸极接点(2)位于源极区(3)的一侧。选择晶体管还具有一个汲极区(4)，在汲极区(4)上有一个来自上方的位线接点(5)在图式面上与汲极区(4)形成导电连接。浅绝缘沟道(6)将图式1之胞元的主动区与相邻胞元的主动区隔开。沟道电容器的绝缘是由未在图式1中绘出的氧化物环套来达成。此处要特别指出的是，闸极接点(2)与沟道式电容器之间的距离正好是F。按照现有技术，具有如图式1之胞元配置的记忆胞元只能经由用于沟道式电容器引线的埋入式接点来运转。
图式1b显示一个具有4个相邻的记忆胞元(100)的记忆胞元场。为了使图面能够一目了然，故将图式1b中的浅绝缘沟道(6)画上影线，以及用黑色线条框出位线接点(5)的范围。在图式1b的装置中，一条字线从Y方向交替扫过记忆胞元场，首先是扫过一个用于闸极触点接通的记忆胞元，接着再扫过一个相邻的DRAM记忆胞元的一个沟道，使其作为被动字线(8)。记忆胞元(100)的一端是位线接点(5)。位线接点(5)位于连接两个相邻的记忆胞元的主动区上，也就是位于汲极区(4)上。记忆胞元(100)的另一端则是一个位于两个沟道式电容器之间并将相邻的记忆胞元隔开的绝缘沟道(6)。因此两个相邻的记忆胞元会拥有一个共同的主动区，这个主动区的范围是从一个记忆胞元的沟道式电容器(1)一直到下一个相邻的记忆胞元的沟道式电容器。
图式2显示如图式1之以现有技术制作之记忆胞元的截面图。从纵断面来看，位线(9)位于设置在汲极区(4)上的位线接点(5)的上方，此处之汲极区(4)可以是一种藉注入磷掺杂材料形成的汲极区。图式2中的字线(7)是由一个包含一个多晶硅层(41)、一个钨--硅层(42)、以及一个硅一氮化物盖(43)的柱堆所构成。经由未在图式2中绘出的闸极氧化物形成位于闸极接点(2)下方的p型槽的源耗尽区。极区(3)与由沟道内的高浓度砷掺杂的第三个多晶硅填料向外扩散所形成的埋入式接点(50)连接。第三个多晶硅填料与位于沟道式电容器(1)内被第一个氧化物环套(21)环绕而与周围的基材绝缘的第二个多晶硅填料(32)连接。氧化物环套(21)的范围从沟道内向下延伸到一个特定的高度，在此高度带有第一个多晶硅填料(31)的记忆节点(15)仅由一个ONO电介质与连接多个沟道式电容器的埋入板(72)隔开。
沟道式电容器(1)被一个延伸至相邻记忆胞元之沟道式电容器的浅绝缘沟道(6)与被动字线(8)隔开。字线(7，8)被间隔物(44)及氮化物补板(45)绝缘。
以下以本发明的一种实施方式对本发明的内容作进一步的说明。图式3a显示本发明的一种DRAM记忆胞元(101)的胞元配置。一个在基材表面上形成的接点(20)将源极区(3)的大部分及沟道式电容器(1)开口的第一个部分(51)覆盖住。与图式1所示之以现有技术制作之记忆胞元相比，在图式3a的DRAM记忆胞元(101)中，闸极接点(2)及沟道式电容器(1)的位置并未改变，但是将沟道式电容器开口的第一个部分(51)放开的被动位置(8)的位置则被朝记忆胞元边缘的方向略为移动，而且被动位置(8)在这个位置的断面也变得比较小。依照本发明的一种有利的实施方式，在制造本发明的记忆胞元时，形成主动区的步骤所使用的掩膜能够形成延伸至整个记忆胞元场的线路的主动区。刊用这种掩膜就可以解决在曝光时可能发生的线路缩短效应(Line-End-Shortening)的问题。在图式3的配置中，这相当于记忆胞元边缘处基材表面上的一个没有绝缘的区域(12)，这个区域(12)原本是被一个浅绝缘沟道覆盖住的。
图式3b显示一个包含4个记忆胞元(101)的记忆胞元场。字线(7)及/或字线(8)构成的蛇行线路又被称为摆动位线(Wiggled WordLine)。
图式4显示本发明之记忆胞元(101)的一个截面。与利用现有技术制造的记忆胞元(100)不同的是，在本发明的这种实施方式中，本发明之记忆胞元(101)位于闸极接点(2)及沟道式电容器(1)之间的接点(20)是在基材表面上(例如在磷掺杂的源极(3)上)形成的。补板(45)系位于接点(20)上。接点(20)设置在基材表面上，并延伸至沟道开口的第一个部分(51)的上方位置。沟道开口内有一个氧化物盖(23)。沟道开口的第二个部分(52)被一条被动字线(8)覆盖住。依据图式3a，这条字线(8)往旁边被移动一段距离，且在该处具有一较小的断面。在字线(8)下方，氧化物盖(23)将第二条字线(8)的导电材料(41，42)与形成沟道电容器(1)之记忆节点(15)的第三个多晶硅填料(33)绝缘。在沟道开口的第一部分(51)下方有一个位于氧物盖(23)内的开口(24)。开口(24)被导电材料(例如一种多晶硅)填满。开口(24)是连接记忆节点(15)与掺杂扩散区(3)的接点(20)的一部分。
在本发明的实施方式中，除了第一个多晶硅填料(31)外，沟道式电容的垂直构造还包括另外两个多晶硅填料(32，33)，以及两个氧化物环套(21，22)。厚度较小的氧化物环套(22)位于厚度较大的氧化物环套(21)上方。这样就可以使旁侧开口(24)在接点(20)的氧化物盖(23)内到记忆节点(15)之第三个多晶硅填料(33)的过渡区变大。
以下简短说明一种能够以很有利的方式制造本发明之DRAM记忆胞元(101)的制造方法首先进行形成沟道的步骤，也就是先将硅基质加热，接着进行氧化，离析出一层在后续步骤中作为阻止蚀刻用的氮化物，以及产生一个在沟道形成时作为掩膜用的硅酸盐玻璃层。
接下来的步骤是去除硅酸盐玻璃层。接着在沟道内形成一个厚度例如为70nm的砷玻璃层，作为形成埋入板(71)的掺杂来源。接着进行涂漆步骤、曝光步骤、以及显影步骤，以定义出砷玻璃在完成后续的蚀刻步骤后应具有的高度。
接着先将一个厚度约50nm的氧化层(TEOS)设置在砷玻璃上以防止砷向外扩散，接着将砷玻璃加热，然后再将这个氧化层去除。接着在还是空着的沟道内离析出一个厚度为30nm的NO层作为电介质。在接下来的离析步骤中形成第一个多晶硅填料(31)，然后将第一个多晶硅填料(31)向下蚀刻至第一个高度(81)。这样就形成了电容器板(71)、记忆节点(15)、以及位于二者之间的电介质。
接下来的步骤是将沟道侧避氧化，并在一个CVD步骤中以一个氧化层(TEOS)形成厚度约80nm的第一个氧化物环套(21)。在经过将氧化物层(TEOS)加都压缩的步骤后，将氧化物环套(21)向下蚀刻至氮化物护垫的位置。接下来的步骤是形成第二个多晶硅填料(32)，接着先将第二个多晶硅填料(32)弄平再向下蚀刻至第二个高度(82)。
重复侧壁氧化到离析出氧化物层(TESO)的步骤，以形成含有第三个晶硅填料(33)的第二个氧化物环套(22)。第二个氧化物环套(22)的厚度大约只有40nm。接着将第二个氧化物环套(22)及第三个晶硅填料(33)向下蚀刻至第三个高度(83)。
接着以经由CMP的离析及平整化步骤形成氧化物盖(23)，为为此先将沟道(1)注满。接下来的微影步骤以扫过许多记忆胞元(101)的线路形成主动区。在此步骤中，原先设置在主动区上的氮化物护垫及氧化物护垫均不受影响，而在主动区之间的区域则在蚀刻及离析步骤中形成浅绝缘沟道。
接下来的步骤是形成闸极接点(20及/或字线(7，8)、闸极间隔物(44)、以及氮化物补板(45)，其中字线(7，8)需再进行一次微影步骤。氮化物补板的作用是仅容许在氮化物补板打开的开口处形成接点(20，24)。经过一个特定的微影步骤即可形成此一开口。接着进行一个蚀刻步骤将相应的补板材料去除，并将位于沟道开口之第一个部分(51)内的氧化物盖打开。接着将在微影步骤中涂上去的抗蚀剂去除。
接着以低能量进行的BF2注入完成露空表面的掺杂。接着经由多晶硅离析产生接点(20，24)，在这个步骤中应进行加热作业，以得到足够的向外扩散效果。利用KOH处理可以去除本征多晶硅。接下来的步骤是去除氮化物补板，然后就可以利用形成与源/汲扩散区接触的通路接触孔的传统的方法继续进行以下的制造步骤。
标号说明1 沟道(沟道式电容器)2 闸极接点3 源极区，第二个掺杂区4 汲极区，第一个掺杂区5 位线接点6 浅绝缘沟道(STI)7 第一条被动字线8 第二条被动字线9 位线12 基材的未绝缘区15 记忆节点20 基材表面上方的接点，表面吊带(Surface Strap)21 第一个氧化物环套22 第二个氧化物环套23 氧化物盖24 氧化物盖内的开口31 第一个多晶硅填料32 第二个多晶硅填料33 第三个多晶硅填料34 供埋入式接点向外扩散之第三个多晶硅填料41 带有闸极氧化物的闸极多晶硅层42 钨--硅层43 硅--氮化物44 硅--氧化物间隔物45 氮化物补板50 埋入式接点，Buried Strap51 沟道开口的第一个部分52 沟道开口的第二个部分71 埋入板，Buried Plate81 第一个高度，第一个氧化物环套的底边82 第二个高度，第一个氧化物环套的顶边83 第三个高度，第二个氧化物环套的顶边100 以现有技术制作的记忆胞元101 本发明的记忆胞元
权利要求
1.一种包括以下构件的积体动态记忆胞元(101)，--一个基材，--一个具有记忆胞元(15)的沟道式电容器，--一个具有以下构件的平面型选择晶体管，a)一个与第一条字线(7)连接的闸极(2)，b)一个位于基材内的第一个掺杂区(4)，一条位线(5)与掺杂区(4)连接，c)一个位于基材内的第二个掺杂区(3)，第二个掺杂区(3)经由接点(20)与位于沟道电容器(1)内的记忆节点(15)形成导电连接，这种积体动态记忆胞元的特征为--接点(20)至少有一部分是位于基材表面上方，因此接点(20)至少将第二个掺杂区(3)的一部分覆盖住，--记忆节点(15)至少被第一个氧化物环套(21)环绕住，这个氧化物环套(21)将记忆节点(15)与位于埋入基材的掺杂区(71)上方的基材绝缘，--在基材表面上的沟道式电容器(1)具有第一个开口，这个开口的第一个部分(51)被接点(20)覆盖住，第二个部分(52)则被第二条字线(8)覆盖住，--将氧化物盖(23)设置在第一个开口内，--在氧化物盖(23)内形成第二个开口(24)，将第二个开口(24)以导电材料填满，这些导电材料与接点(20)形成导电连接，--氧化物盖(230及第二个开口(24)的导电材料系设置在记忆节点(15)的导电填料(31，32，33)面向基材表面的一个表面上，并将沟道电容器(1)的第一个开口全部封住。
2.如申请专利范围第1项的记忆胞元(101)，其特征为--记忆胞元占据一定的平面基材表面积，这个面积等于曝光过程在基材上可以解析出的最小结构尺寸的平方的8倍，--闸极(2)与沟道电容器(1)之间的距离相当于曝光过程在基材上可以解析出的最小结构尺寸。
3.如申请专利范围第1或第2项的记忆胞元(101)，其特征为记忆节点(15)至少被第一个氧化物环套(210及第二个氧化物环套(22)以环状方式围绕住，其中，--设置在记忆节点(15)内下半部的第一个氧化物环套(21)的范围是从埋入掺杂区上方的第一个高度(81)一直到第二个高度(82)，第一个氧化物环套(21)的厚度称为第一个氧化物厚度，--设置在记忆节点(15)内上半部的第二个氧化物环套(22)的范围是从第二个高度(82)一直到第三个高度(83)，第二个氧化物环套(22)的厚度称为第二个氧化物厚度，--第二个氧化物厚度小于第二个氧化物厚度。
4.如申请专利范围第1--3项中任一项的记忆胞元(101)，其特征为接点(20)含有掺杂多晶硅。
5.如申请专利范围第1--4项中任一项的记忆胞元(101)，其特征为第二条字线(8)在其横过沟道式电容器(1)之第一个开口的第二个部分(52)的范围具有第一个断面，在这个范围之用则具有第二个断面，而且第二个断面大于第一个断面。
6.如申请专利范围第1--5项中任一项的记忆胞元(101)，其特征为沟道式电容器(1)具有第三个断面，而且第二条字线(8)的第二个断面小于沟道式电容器(1)所具有的第三个断面。
7.一种至少能够制造出如申请专利范围第1--6项中任一项的第一个记忆胞元(101’)、第二个记忆胞元(102’)、以及第三个记忆胞元(103’)的制造方法，这种制造方法包括以下的步骤，--准备一个基材，--在基材内至少形成第一个沟道、第二个沟道、以及第三个沟道，--进行第一次注入作业，将第一个导电材料(31)次注入沟道内，并将第一个导电材料(31)向下蚀刻至第一个高度(81)，--离析出氧化物，以便沟道内形成第一个氧化物环套(21)，--进行第二次注入作业，将第一个导电材料(32)次注入沟道内，并将第一个导电材料(32)及第一个氧化物环套(21)向下蚀刻至第二个高度(82)，--离析出氧化物并使其平整，以便形成将沟道封闭住的氧化物盍(23)，--形成一个浅绝缘沟道(6)，这个浅绝缘沟道(6)将设置在共同的基材区内的第一个沟道、第二个沟道、以及第三个沟道围绕住，--为每一个第一个记忆胞元(101’，102’，103’)各形成第一条字线(7)及第二条字线(8)，--对氧化物盖(23)的一部分进行蚀刻，以形成一个通往位于氧化物盖(23)之第二个导电材料(32)的接点开口(24)，--对基材掺杂，以形成第一个掺杂区(4)及第二个掺杂区(3)，--在接点开口(24)内离析出导电材料，并在第二个掺杂区(3)的表面形成位于第二个掺杂区(3)及沟道内的导电才料(32)之间的接点(20)。
全文摘要
动态记忆胞元,一种导电的表面吊带式(Surace－Strap)接点(20)为具有沟道式电容器(1)及平面型选择晶体管(2)的DRAM记忆胞元(101)形成平面型选择晶体管(2)之扩散区(3)与沟道式电容器(1)之间的导电连接，接点(20)系位于基材表面的正上方并至少将扩散区(3)的一部分覆盖住。沟道式电容器(1)的记忆节点(15)至少被一个氧化物环套(21)封闭住，这个氧化物环套(21)可以将记忆节点(15)与基材侧的扩散区(3，4)绝缘。氧化物环套(21)上有一个氧化物盖(230。位于氧化物盖(23)内的一个以导电材料填满的开口(24)与表面吊带式(Surace－Strap)接点连接，开口(24)的范围系从氧化物盖(23)的表面一直垂直延伸至记忆节点(15)。一种有利的配置具有一个由数个面积为均为8F
文档编号H01L21/334GK1457101SQ03131249
公开日2003年11月19日 申请日期2003年5月8日 优先权日2002年5月8日
发明者J·阿尔斯梅尔, W·格斯廷 申请人:因芬尼昂技术股份公司