专利名称：防错误读写存储器的制作方法
技术领域：
本实用新型涉及一种存储器，尤其涉及一种能够防止错误读写的存储器结构。
背景技术：
在R0M、 EEPROM、 FLASH、 NAND FLASH以及OR FLASH等数据存储介质中，可存放用户的程序代码或保存下次调用的数据等。存储器在非升级下载的正常运行过程中，对于程序代码来说，一般是仅要读取；而对于数据来说，一般不但要被读取，同时也会被更新写入。在嵌入式的系统中，当系统受到了干扰，程序跑飞之后，往往会出现一些意想不到的情况，如果读写的地址线受到干扰，读错了数据的问题可能不会太大，但是把一些正常情况下只
能读的空间写了错误的数据进去，结果会是灾难性的，比如把错误的数据写到了关键的代码区，会导致系统崩溃。 目前，对于这个问题，通常的解决办法是数据备份，或者是编写一些读写的协议，但是没有解决根本性的问题，即无法解决数据根据错误地址写入的问题，系统崩溃的威胁没有解决。 鉴于以上情况，有必要提供一种具有防错误读写功能的存储器，使数据的读写必须在一定的地址范围内，避免在错误的地址上读写数据。
实用新型内容本实用新型的技术方案包括 —种防错误读写存储器，包括一存储区、一编辑使能端、一写使能端、一地址端及一数据端，所述存储器还包括一用于数据地址范围判定的读写控制电路，所述读写控制电路分别与所述存储区、编辑使能端、写使能端、地址端及数据端连接。 所述防错误读写存储器，其中，所述读写控制电路包括一第一寄存器，其使能端与所述编辑使能端连接，输入端与所述数据端连接；一第二寄存器，其使能端与所述编辑使能端连接，输入端与所述数据端连接；一第三寄存器，其输入端与所述地址端连接；一第一比较器，其两输入端分别连接所述第一和第三寄存器的输出端；一第二比较器，其两输入端分别连接所述第二和第三寄存器的输出端；一第一与门，其两输入端分别连接所述第一和第二比较器的输出端；和一第二与门，其两输入端分别连接所述第一与门和写使能端，输出端与所述存储区连接。 所述防错误读写存储器，其中，所述存储区包括程序区和数据区，所述第一寄存器存储所述数据区的低地址，所述第二寄存器存储所述数据区的高地址。 本实用新型所提供一种防错误读写存储器，包括一用于数据地址范围判定的读写控制电路，使数据的读写操作始终在一定的地址范围内进行，避免在错误的地址上读写数据。
图1为本实用新型防错误读写存储器较佳实施方式的框图。
具体实施方式
以下结合附图，将对本实用新型的各较佳实施例进行更为详细的说明。[0012] 如图1所示，一种防错误读写存储器10包括存储区12、编辑使能端PE、写使能端WE、地址端ADD、数据端DARA以及用于数据地址范围判定的读写控制电路，所述读写控制电路分别与所述存储区12、编辑使能端PE、写使能端WE、地址端ADD及数据端DATA连接。[0013] 所述读写控制电路包括三个寄存器142、144及146、两个比较器162和164以及两个与门182和184，所述寄存器142为低地址寄存器，其使能端与所述编辑使能端PE连接，输入端与所述数据端DATA连接；所述寄存器144为高地址寄存器，其使能端与所述编辑使能端PE连接，输入端与所述数据端DATA连接；所述寄存器146为地址寄存器，其输入端与所述地址端ADD连接；所述比较器162的两输入端分别连接所述寄存器142和146的输出端；所述比较器164的两输入端分别连接所述寄存器144和146的输出端；所述与门182的两输入端分别连接所述比较器162和164的输出端；所述与门184的两输入端分别连接所述与门182和写使能端WE，输出端与所述存储区12连接。 在本较佳实施方式的存储器10中，所述存储区12进一步包括程序区和数据区，数据写操作都由写使能端WE来控制，低地址寄存器用于存放数据区的低地址，在下载烧录时写入，即编辑使能端PE有效(为高)时才能写入；高地址寄存器用于存放数据区的高地址，在下载烧录时写入，即编辑使能端PE有效(为高)时才能写入；地址寄存器在系统运行期间动态存放地址，以备后面参与地址运算；比较器162执行低地址寄存器与输入地址的比较，如果输入地址大于等于低地址寄存器的值，输出为1 (高)，否则输出0 (低)；比较器164执行高地址寄存器与输入地址的比较，如果输入地址小于高地址寄存器的值，输出为l，否则输出0。 在编程烧录时，所述存储器10的低地址寄存器先被写0X0，高地址寄存器先被写上存储区12的最大地址，这样，输入地址寄存器中无论是什么值，所述读写控制电路与写使能WE的与运算都为l，都是使能的，烧录写的操作能正常进行。在程序区的代码全部烧录完成后，最后把数据区的低地址写入到低地址寄存器中，把数据区的高地址写入到高地址寄存器中。 在系统正常运行期间，因为只有在数据区地址范围内的输入地址通过比较运算之
后才能够写使能，在数据区外的地址，经过运算后，输出为低，不写使能，这样即使在系统运
行的过程中，本来是对数据区的写操作因为外部干扰，地址线上的数据变化指向了程序区，
但是因为有内部读写控制电路，写操作无法进行，对程序区实现了写保护。 应当理解的是，上述针对本实用新型较佳实施例的描述较为详细和具体，并不能
因此而认为是对本实用新型专利保护范围的限制，本实用新型的专利保护范围应以所附权
利要求为准。
权利要求一种防错误读写存储器，包括一存储区、一编辑使能端、一写使能端、一地址端及一数据端，其特征在于所述存储器还包括一用于数据地址范围判定的读写控制电路，所述读写控制电路分别与所述存储区、编辑使能端、写使能端、地址端及数据端连接。
2. 根据权利要求1所述的防错误读写存储器，其特征在于，所述读写控制电路包括一第一寄存器，使能端与所述编辑使能端连接，输入端与所述数据端连接；一第二寄存器，使能端与所述编辑使能端连接，输入端与所述数据端连接；一第三寄存器，输入端与所述地址端连接；一第一比较器，两输入端分别连接所述第一和第三寄存器的输出端；一第二比较器，两输入端分别连接所述第二和第三寄存器的输出端；一第一与门，两输入端分别连接所述第一和第二比较器的输出端；禾口一第二与门，两输入端分别连接所述第一与门和写使能端，输出端与所述存储区连接。
3. 根据权利要求2所述的防错误读写存储器，其特征在于，所述存储区包括程序区和数据区，所述第一寄存器存储所述数据区的低地址，所述第二寄存器存储所述数据区的高地址。
专利摘要本实用新型公开了一种防错误读写存储器，包括一存储区、一编辑使能端、一写使能端、一地址端及一数据端，所述存储器还包括一用于数据地址范围判定的读写控制电路，分别与所述存储区、编辑使能端、写使能端、地址端及数据端连接。所述防错误读写存储器读写控制电路使数据的读写操作始终在一定的地址范围内进行，避免在错误的地址上读写数据。
文档编号G11C16/06GK201465572SQ20092013182
公开日2010年5月12日 申请日期2009年5月15日 优先权日2009年5月15日
发明者黄剑坚 申请人:Tcl集团股份有限公司