专利名称：存储器阵列中的字线漏电的检测基于电流的方法
技术领域：
本发明大体涉及诸如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM的半导体存储器电路，具体地，涉及这样的存储器电路中的有缺陷字线的检测。
背景技术：
能够非易失性存储电荷的固态存储器、特别是被封装为小型规格卡的EEPROM和快闪EEPROM形式的固态存储器最近成为各种移动和手持设备、特别是信息装置和消费电子产品中的存储选择。不同于也是固态存储器的RAM (随机存取存储器)，快闪存储器是非易失性的，并且即使在切断电源之后仍保持它所存储的数据。尽管成本更高，但是快闪存储器正被更多地用于大容量存储应用中。基于诸如硬盘驱动器和软盘的旋转磁介质的传统大容量存储装置不适合于移动和手持环境。这是因为盘驱动器倾向于体积大，易出现机械故障，并且具有高等待时间和高功率要求。这些不希望的属性使得基于盘的存储装置在大部分移动和便携式应用中不实用。另一方面，无论嵌入式还是可移动卡形式这两种的快闪存储器都由于其小尺寸、低功耗、高速和高可靠性特征而理想地适合于移动和手持环境。EEPROM和电可编程只读存储器(EPROM)是可被擦除并且使新数据被写到或“编程”到其存储器单元中的非易失性存储器。在场效应晶体管结构中，EEPROM和EPROM两者都利用在源极和漏极区域之间的、位于半导体衬底中的沟道区之上的浮置(未连接)导电栅极。然后在浮置栅极之上提供控制栅极。由被保留在浮置栅极上的电荷量来控制晶体管的阈值电压特性。也就是，对于浮置栅极上给定水平的电荷，存在必须在“导通”晶体管之前施加到控制栅极以允许在其源极和漏极区之间导电的相应电压(阈值)。浮置栅极可以保持一个范围的电荷，因此可以被编程到在阈值电压窗内的任何阈值电压电平。由器件的最小和最大阈值电平来界定(delimit)阈值电压窗的大小，该最小和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗通常取决于存储器器件的特性、工作条件和历史。在该窗内的每个不同的可分辨的阈值电压电平范围原则上可以用于指定该单元的明确的存储器状态。当阈值电压被划分为两个不同的区域时，每个存储器单元将能够存储一位数据。类似地，当阈值电压窗被划分为多于两个不同的区域时，每个存储器单元将能够存储多于一位数据。在常用的两状态EEPROM单元中，建立至少一个电流分界点水平以将导电窗划分为两个区域。当通过施加预定的固定电压来读取单元时，通过将其源极/漏极电流与分界点水平(或参考电流IREF)相比较来将该源极/漏极电流解译为一存储器状态。如果读取的电流高于分界点水平的电流，则该单元被确定为处于一个逻辑状态(例如“O”状态)。另一方面，如果该电流小于分界点水平的电流，则该单元被确定为处于另一逻辑状态(例如“I”状态)。因此，这样的两状态单元存储一位数字信息。通常可以提供外部可编程的参考电流源作为存储器系统的部分以产生分界点水平电流。为了增加存储器容量，随着半导体技术的状态进步，快闪EEPROM器件被制造得密度越来越高。用于增加存储容量的另一方法是使每个存储器单元存储多于两个状态。
对于多状态或者多级EEPROM存储器单兀，导电窗被多于一个分界点划分为多于两个区域，以便每个单元能够存储多于一位数据。因此，给定的EEPROM阵列能够存储的信息随着每个单元能够存储的状态的数量而增加。已经在美国专利第5，172，338号中描述了具有多状态或者多级存储器单元的EEPROM或快闪EEPR0M。通常通过两种机制之一来将用作存储器单元的晶体管编程到“已编程”状态。在“热电子注入”中，施加到漏极的高电压加速了电子以穿过衬底沟道区。同时，施加到控制栅极的高电压拉动热电子经过薄栅极电介质到浮置栅极上。在“隧穿注入”中，相对于衬底，高电压被施加到控制栅极。以此方式，将电子从衬底拉到中间的(intervening)浮置栅极。可以通过多种机制来擦除存储器器件。对于EPR0M，可通过紫外线辐射从浮置栅极移除电荷来大量擦除该存储器。对于EEPR0M，可通过相对于控制栅极向衬底施加高电压以便诱导浮置栅极中的电子遂穿过薄氧化物到衬底沟道区(即，Fowler-Nordheim隧穿)来电擦除存储器单元。通常，EEPROM可逐字节擦除。对于快闪EEPR0M，该存储器可一次性全部电擦除或一次一个或多个块地电擦除，其中一个块可以由存储器的512字节或更多组成。存储器器件通常包括可以被安装在卡上的一个或多个存储器芯片。每个存储器芯片包括由诸如解码器和擦除、写和读电路的外围电路支持的存储器单元的阵列。更复杂的存储器器件还与进行智能和更高级的存储器操作和接口的外部存储器控制器一起工作。存在现今正使用的许多商业上成功的非易失性固态存储器器件。这些存储器器件可以是快闪EEPR0M，或可以使用其他类型的非易失性存储器单元。在美国专利No. 5，070，032,5, 095，344,5, 315，541,5, 343，063 和 5，661，053,5, 313，421 和 6，222，762 中给出了闪存和系统及其制造方法的例子。具体地，在美国专利No. 5，570，315,5, 903，495、6，046，935中描述了具有NAND串结构的闪存器件。而且，还由具有用于存储电荷的介电层的存储器单元制造非易失性存储器器件。取代先前描述的导电浮置栅极元件，使用介电层。由Eitan等人的“NR0M:A Novel Localized Trapping, 2~Bit Nonvolatile Memory Cell，，，IEEE Electron Device Letters, Vol. 21，No. 11，2000 年 11 月，543-545 页描述了利用介电存储元件的这种存储器器件。0N0介电层延伸穿过在源极和漏极扩散区之间的沟道。用于一个数据位的电荷被局限在与漏极相邻的介电层中，且用于另一数据位的电荷被局限在与源极相邻的电介质层中。例如，美国专利No. 5，768，192和6，011，725公开了具有夹在两个二氧化娃层之间的俘获(trapping)电介质的非易失性存储器单元。通过分离地读取该电介质内的空间上分离的电荷存储区域的二进制状态来实现多状态数据存储。这样的存储器系统经常发生缺陷，不仅作为制造处理的部分、而且也发生在该器件的操作寿命中。这样的缺陷的源之一是这样的存储器阵列的字线，由于字线漏电(leakage)(到另一字线或者到衬底)以及断裂(broken)字线两个原因。随着器件尺寸缩小，与这些字线有关的问题通常变得越来越严重。在器件是新的时，一些字线到字线的漏电并不显现出来，而仅仅在施加多个编程-擦除循环之后导致故障。此漏电将导致出故障的字线不能编程并且相应的数据将被破坏。断裂字线将具有高的抗连接性，由于此，在断裂远端的单元在编程和验证操作期间将出现电压降。因此，断裂字线的阈值电压分布将呈现不可分辨的状态。从而，这两类的缺陷如果未被检测到则可能危害存储器操作
发明内容
根据第一组方面，给出了一种用于在具有沿着字线形成的阵列的存储器单元的存储器电路中确定所述字线中的一条或多条是否有缺陷的方法。向第一多条字线施加电压样式，所述第一多条字线被允许根据施加的电压样式而充电。然后俘获在这些字线上的得到的电荷。在时间延迟之后，在从所述第一多条字线的电压电平得到的电压与参考电压之间进行比较。基于该比较，确定所述第一多条字线中的至少一条是否有缺陷。在其他方面，给出了一种存储器器件。该存储器器件包括存储器阵列，具有沿着多条字线形成的存储器单元；电压产生电路，向输出节点提供第一电压电平；以及解码电路，由此可以将来自该输出节点的第一电压电平选择性地施加到所述字线。该存储器器件还包括字线缺陷检测电路。该字线缺陷检测电路包括电容性分压器，连接在该输出节点和地之间；第一开关，通过该第一开关连接电容性分压器的中间节点以接收从所述第一电压电平得到的电压；以及比较器，具有连接到所述电容性分压器的中间节点的第一输入以及连接以接收参考电压的第二输入。该存储器器件可以进行检测有缺陷的字线的处理，该处理包括预充电阶段、随后的隔离阶段、其后跟随检测阶段。在预充电阶段中，解码电路连接所述输出节点以向一种样式的第一组字线施加电压电平，并且第一开关闭合。在隔离阶段中，使得所述输出节点浮置并且第一开关打开。在检测阶段中，第一开关打开并且比较器的输出指示所述中间节点上的相对于参考电压的电压电平的值。在另外的方面，一种对于具有沿着字线形成的一个或多个阵列的存储器单元的存储器电路，确定所述字线中的一条或多条是否有缺陷的方法。该方法包括向第一阵列施加电压，同时其所有字线选择开关断开；以及建立第一电流水平，其中该第一电流水平是在第一阵列的所有字线选择开关断开时由所述第一阵列汲取的电流的水平。该方法还包括向第二阵列施加电压，同时第二阵列的所选组的字线的字线选择开关接通，并且该第二阵列的所有其他字线选择开关断开；以及建立第二电流水平，其中该第二电流水平是在该第二阵列的所选组的字线的字线选择开关接通并且该第二阵列的所有其他字线选择开关接通时由该第二阵列汲取的电流的水平。进行第一电流水平和第二电流水平的比较；以及基于该比较，确定所选组的字线是否包括一条或多条有缺陷的字线。另外的方面涉及一种具有沿着多条字线形成的存储器单元的一个或多个阵列的存储器器件。该存储器器件还包括电压产生电路，向输出节点提供第一电压电平；以及解码电路，为了可以将来自该输出节点的第一电压电平选择性地施加到字线，该解码电路包括用于各条字线的每条的相应的选择开关以及用于向所选阵列的所有字线选择开关提供该第一电压电平的电路。该器件还具有字线缺陷检测电路，包括电流水平检测电路，可连接到该阵列以确定在所述第一电压被提供给所选阵列的字线选择开关、该所选阵列的所选组的字线的字线选择开关接通并且该所选阵列的所有其他字线选择开关断开时、该所选阵列所汲取的电流量；比较电路，进行比较当第一所选阵列的所有字线选择开关断开时该第一所选阵列所汲取的电流以及当第二所选阵列的所选样式的字线的字线选择开关接通时该第二所选阵列所汲取的电流；以及逻辑电路，基于该比较确定所选样式的字线中的一条或多条是否有缺陷。本发明的各个方面、优点、特征和实施例被包括在其示例例子的以下描述中，该描述应该结合附图来考虑。在此参考的所有专利、专利串请、论文、其他出版物、文档和事物因此为了所有目的通过此参考以其全部被并于此。至于在任意所并入的出版物、文档或事物以及本申请之间的术语的定义或使用的任何不一致或者矛盾之处，应以本申请的定义或使用为准。
图1示意性例示可以在其中实现本发明的非易失性存储器芯片的功能块。图2示意性例示非易失性存储器单元。图3例示对于浮置栅极在任一时间可以选择性存储的四个不同电荷Q1-Q4的源极-漏极电流Id和控制栅极电压Vra之间的关系。图4例示存储器单元的NOR阵列的例子。图5A示意性例示被组织为NAND串的存储器单元的串。图5B例示由诸如图5A所示的NAND串50构成的存储器单元的NAND阵列200的例子。图6例示图1所示的包含跨过存储器单元的阵列的一排(bank)p个感测模块的读/写电路270A和270B。图7示意性例示图6所示的感测模块的优选组织。图8更详细地例示图7所示的读/写堆叠。图9 (O) -9 (2)例示编程一群4-状态存储器单元的例子。图10 (O) -10 (2)例示编程一群8-状态存储器单元的例子。图11例示用于将4-状态存储器单元编程到目标存储器状态的传统技术。图12示出关于如何将电压提供给字线的电路细节。图13是示例的电荷泵电路的框图。图14向图13添加漏电检测电路。图15例示示例的漏电检测操作的阶段。图16示出在对于字线漏电处理的校准处理中的电流路径。图17例示校准操作的阶段。图18示出存储器单元阈值电压值的分布以例示断裂字线的症状。图19例示在不同字线上的编程脉冲-验证重复的数量的变化。图20是对于断裂字线检测例程的时序图。图21A和21B例示字线驱动器的不同布置。图22和图23A是在编程操作中扫描失败位的流程。图23B是在还包括断裂字线检测的编程操作中扫描失败位的流程。图24例示用于漏电确定的基于电流的比较，其中使用两个不同的阵列，一个不选择并用于参考用途，一个具有被选择用于测试的擦除块。图25例示用于确定漏电流水平的示例电路的基本操作。图26示出来自图25的元件以及在用于漏电确定电路的示例实施例中使用的其他元件中的一些。图27是用于示意性例示图26的元件与两个平面的关系的框图。图28是漏电确定操作的一个具体实现方式的时序图。图29向图28的波形的部分添加漏电流确定元件。
具体实施例方式存储器系统图1到图11例示其中可以实现本发明的各个方面的示例存储器系统。图1示意性例示其中可以实现本发明的非易失性存储器芯片的功能块。存储器芯片100包括存储器单元的二维阵列200、控制电路210和诸如解码器、读/写电路和复用器的外围电路。存储器阵列200可由字线经由行解码器230 (分离为230A、230B)和由位线经由列解码器260 (分离为260A、260B)来寻址(也参见图4和5)。读/写电路270 (分离为270A、270B)允许并行读取或编程一页存储器单元。数据I/O总线231耦接到读/写电路270。在优选实施例中，页由共享相同字线的连续行的存储器单元构成。在另一实施例中，其中一行存储器单元被划分为多页，提供块复用器250 (分离为250A和250B)以将读/写电路270复用到各个页。例如，分别由奇数列和偶数列的存储器单元形成的两页被复用到读/写电路。图1例示其中在存储器阵列200的相对侧以对称的方式实现各个外围电路对存储器阵列200的访问以便每侧的访问线和电路的密度减少一半的优选布置。因此，行解码器分离为行解码器230A和230B，列解码器分离为260A和260B。在其中一行存储器单元被划分为多页的实施例中，页复用器250分离为页复用器250A和250B。类似地，读/写电路270分离为从阵列200的底部连接到位线的读/写电路270A和从阵列200的顶部连接到位线的读/写电路270B。以此方式，读/写模块的密度以及因此的感测模块380的密度实质上减少一半。控制电路110是与读/写电路270协作以对存储器阵列200进行存储器操作的芯片上控制器。控制电路Iio通常包括状态机112以及诸如芯片上地址解码器和电力控制模块(未明确示出)的其他电路。状态机112提供存储器操作的芯片级控制。控制电路经由外部存储器控制器与主机通信。存储器阵列200通常被组织为按行和列布置的并且可由字线和位线寻址的存储器单元的二维阵列。该阵列可以根据NOR型或者NAND型架构而形成。图2示意性例示非易失性存储器单元。存储器单元10可以由具有诸如浮置栅极或者电介质层的电荷存储单元20的场效应晶体管实现。存储器单元10还包括源极14、漏极16和控制栅极30。存在许多现今正使用的商业上成功的非易失性固态存储器。这些存储器器件可以采用不同类型的存储器单元，每种类型具有一个或多个电荷存储元件。典型的非易失性存储器单元包括EEPROM和快闪EEPROM。在美国专利no. 5，595，924中给出了 EEPROM单元及其制造方法的例子。在美国专利No. 5，070，032、5，095，344、5，315，541、5，343，063、5，661，053、5，313，421 和 6，222，762 中给出了快闪E E P ROM单元、其在存储器系统中的使用及其制造方法的例子。具体地，在美国专利No. 5，570，315,5, 903，495和6，046，935中描述了具有NAND单元结构的存储器器件的例子。而且，已经由 Eitan 等人在“NORM:A Novel Localized Trapping, 2~Bit NonvolatileMemory Cell”, IEEE Electron Device Letters, Vol. 21，No. 11，2000 年 11 月，543-545 页中以及在美国专利No. 5，768，192和6，011，725中描述了利用介电存储元件的存储器器件的例子。实际上，通常通过在向控制栅极施加参考电压时感测跨过单元的源极和漏极电极的导电电流来读取该单元的存储器状态。因此，对于在单元的浮置栅极上的每个给定电荷，可以检测关于固定的参考控制栅极电压的相应导电电流。类似地，可编程到浮置栅极上的电荷的范围定义了相应的阈值电压窗或相应的导电电流窗。或者，取代检测在划分的电流窗之间的导电电流，能够在控制栅极处为在测试下的给定存储器状态设置阈值电压，并检测导电电流是低于还是高于阈值电流。在一个实施方式中,通过检查导电电流经过位线的电容放电的速率来实现相对于阈值电流的对导电电流的检测。图3例示对于在任一时间浮置栅极可以选择性存储的四个不同的电荷Q1-Q4的源极-漏极电流Id和控制栅极电压Va之间的关系。四个实线的Id相对Va曲线表示分别对应于四个可能的存储器状态的、可以被编程在存储器单元的浮置栅极上的四个可能的电荷水平。作为例子，一群单元的阈值电压窗范围可以从O. 5V到3. 5V。通过将阈值窗以每个
0.5V的间隔划分为五个区域，可以划界分别表示一个已擦除和六个已编程的状态的七个可能的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”。例如，如果如所示使用2μ A的参考电流IREF，则用Ql编程的单元可以被认为处于存储器状态“1”，因为其曲线在由VCG=O. 5V和
1.OV划界的阈值窗的区域中与Ikef相交。类似地，Q4处于存储器状态“5”。如从以上描述可以看出，使得存储器单元存储的状态越多，其阈值窗划分得越精细。例如，存储器器件可以具有含有范围 从-1. 5V到5V的阈值窗的存储器单元。这提供了
6.5V的最大宽度。如果存储器单元要存储16个状态，则每个状态可以占据阈值窗中的从200mv到300mV。这将要求在编程和读取操作中的更高的精确度以便能够实现要求的分辨率。图4例示存储器单元的NOR阵列的例子。在存储器阵列200中，每行存储器单元通过其源极14和漏极16以菊链方式连接。该设计有时被称为虚拟接地设计。一行中的单元10使得其控制栅极30连接到诸如字线42的字线。一列中的单元使得其源极和漏极分别连接到诸如位线34和36的所选位线。图5A示意性例示被组织为NAND串的存储器单元的串。NAND串50包括通过其源极和漏极菊链连接的一系列存储器晶体管M1、M2、……Mn (例如n=4，8，16或更大)。一对选择晶体管S1、S2控制存储器晶体管链分别经由NAND串的源极端54和漏极端56与外部的连接。在存储器阵列中，当源极选择晶体管SI导通时，源极端耦接到源极线(见图5B)。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端耦接到存储器阵列的位线。该链中的每个存储器晶体管10担当存储器单元。其具有用于存储给定量的电荷以便表示意图的存储器状态的电荷存储元件20。每个存储器晶体管的控制栅极30允许对读和写操作的控制。如将从图5B中可见，一行NAND串的相应存储器晶体管的控制栅极30全部连接到相同的字线。类似地，选择晶体管S1、S2的每个的控制栅极32提供分别经由其源极端54和漏极端56对NAND串的控制访问。同样，一行NAND串的相应选择晶体管的控制栅极32全部连接到相同的选择线。当在编程期间读取或验证NAND串内的被寻址的存储器晶体管10时，为其控制栅极30提供适当的电压。同时，NAND串50中的其余未被寻址的存储器晶体管通过向其控制栅极施加充分的电压而完全导通。以此方式，从各个存储器晶体管的源极到NAND串的源极端54有效地建立了导电路径，且同样从各个存储器晶体管的漏极到该单元的漏极端56有效地建立了导电路径。在美国专利No. 5，570，315,5, 903，495,6, 046，935中描述了具有这种NAND串结构的存储器器件。图5B例示由诸如图5A所示的NAND串50构成的存储器单元的NAND阵列200的例子。沿着NAND串的每列，诸如位线36的位线耦接到每个NAND串的漏极端56。沿着每排NAND串，诸如源极线34的源极线耦接到每个NAND串的源极端54。而且，沿着一排NAND串中的一行存储器单元的控制栅极被连接到诸如字线42的字线。沿着一排NAND串中的一行选择晶体管的控制栅极被连接到诸如选择线44的选择线。可以通过在一排NAND串的字线和选择线上的适当的电压来寻址该排NAND串中的整行存储器单元。当NAND串内的存储器晶体管正被读取时，该串中的剩余的存储器晶体管经由其相关的字线而硬导通(turn onhard)，以便流经该串的电流实质上依赖于正被读取的单元中存储的电荷的水平。
感测电路和抟术图6例示图1所示的包含跨过存储器单元的阵列的一排P个感测模块的读/写电路270A和270B。并行工作的整排P个感测模块480允许沿着一行的一块(或一页)P个单元10被并行读取或编程。实质上，感测模块I将感测单元I中的电流I1,感测模块2将感
测单元2中的电流12，......，感测模块P将感测单元P中的电流Ip，等等。从源极线34流
出到集合节点CLSRC中并从那里流到地的对于页的总单元电流iTra将是P个单元中所有电流之和。在传统存储器架构中，具有公共字线的一行存储器单元形成两页或多页，其中一页中的存储器单元被并行读取和编程。在一行具有两页的情况下，通过偶数位线访问一页，并通过奇数位线访问另一页。一页的感测电路在任一时间与偶数位线或奇数位线耦接。在该情况下，提供页复用器250A和250B以将读/写电路270A和270B分别复用到各个页。在当前生产的基于56nm技术的芯片中，p>64000并且在43nm32G位x4的芯片中，p>150000。在优选实施例中,块是一连串(run)的整行单元。这是所谓的“全位线(allbit-line)”架构,其中页由分别与连续的位线稱接的一行连续的存储器单元构成。在另一实施例中，块是行中的单元的子集。例如，单元的子集可以是整行的一半或者整行的四分之一。单元的子集可以是一连串连续的单元或者每隔一个单元、或者每隔预定数量的单元。每个感测模块经由位线耦接到存储器单元，并且包括用于感测存储器单元的导电电流的感测放大器。通常，如果读/写电路分布在存储器阵列的相对侧，则该排P个感测模块将分布在两组读/写电路270A和270B之间。图7示意性例示图6所示的感测模块的优选组织。包含P个感测模块的读/写电路270A和270B被分组为一排读/写堆叠400。图8更详细地例示图7中所示的读/写堆叠。每个读/写堆叠400并行对一组k条位线进行操作。如果一页具有p=r*k条位线，则将存在r个读/写堆叠400-1、……、400-r。实质上，该架构如此使得由公共处理器500服务于k个感测模块的每个堆叠以便节省空间。公共处理器500基于位于感测模块480处的以及位于数据锁存器430处的锁存器中的当前值以及来自状态机112的控制来计算要存储在那些锁存器中的更新的数据。已经在2006年6月29日的美国专利申请公开号US-2006-0140007-A1中已经公开了公共处理器的详细描述，其全部公开通过参考合并于此。并行工作的整排被划分的读/写堆叠400允许沿着一行的一块(或页)p个单元并行被读取或编程。因此，对于整行单元将存在P个读/写模块。因为每个堆叠服务于k个存储器单元，所以该排中的读/写堆叠的总数由r=p/k给出。例如，如果二是该排中的堆叠的数量，则P=r*k。一个示例的存储器阵列可以具有p=150000，k=8，因此r=18750。诸如400-1的每个读/写堆叠实质上包含并行服务于一段k个存储器单元的感测模块480-1到480-k的堆叠。页控制器410经由线路411向读/写电路370提供控制和定时信号。页控制器本身经由线路311而依赖于存储器控制器310。每个读/写堆叠400之间的通信受互连堆叠总线431影响并且由页控制器410控制。控制线411将来自页控制器410的控制和时钟信号提供给读/写堆叠400-1的组件。在优选布置中，堆叠总线被划分为用于公共处理器500和感测模块的堆叠480之间的通信的SA总线422以及用于处理器和数据锁存器的堆叠430之间的通信的D总线423。数据锁存器的堆叠430包括数据锁存器430-1到430_k，一个数据锁存器用于与该堆叠相关联的每个存储器单元。I/o模块440使得数据锁存器能够经由I/O总线231与外部交换数据。公共处理器还包括用于输出指示存储器操作的状态、诸如错误状况的状态信号的输出507。状态信号用于驱动在线或配置中联系于标记总线(FLAG BUS) 509的η-晶体管550的栅极。该标记总线优选由控制器310预充电并且当状态信号由任意一个读/写堆叠赋值时被下拉。多状态存储器划分的例子已经结合图3描述了其中每个存储器单元存储多位数据的非易失性存储器。一个具体例子是由场效应晶体管的阵列形成的存储器，每个场效应晶体管具有在其沟道区和其控制栅极之间的电荷存储层。电荷存储层或单元可以存储一个范围的电荷，引起对于每个场效应晶体管的一个范围的阈值电压。可能的阈值电压的范围跨度是阈值窗。当阈值窗被划分为阈值电压的多个子范围或者区域时，每个可分辨的区域用于表示存储器单元的不同存储器状态。可以通过一个或多个二进制位来编码多个存储器状态。例如，被划分为四个区域的存储器单元可以支持可以被编码为2位数据的四个状态。类似地，被划分为八个区域的存储器单元可以支持可以被编码为3位数据的八个存储器状态，等等。图9 (0)-9 (2)例示编程一群4状态存储器单元的例子。图9 (O)例示可编程为分别表示存储器状态“0”、“1”、“2”和“3”的四个不同的阈值电压分布的该群存储器单元。图9 (I)例示对于被擦除的存储器的“被擦除”阈值电压的初始分布。图9 (2)例示在许多存储器单元已经被编程之后存储器的例子。实质上，单元初始地具有“被擦除”阈值电压并且编程会将其移动到更高的值而进入由％、V2和V3划界的三个区域之一。以此方式，每个存储器单元可以被编程到三个被编程状态“ I ”、“2”和“3”之一或者在“被擦除”状态中保持未被编程。随着存储器得到更多编程，如图9 (I)所示的“被擦除”状态的初始分布将变得更窄并且被擦除状态由“O”状态表示。可以使用具有低位和高位的2-位码来表示四个存储器状态的每个。例如，“O”、“ I ”、“ 2 ”和“ 3 ”状态分别由“ 11”、“ OI ”、“ 00 ”和“ 10 ”表示。可以通过在“全序列”模式下感测而从存储器读取2-位数据，在该“全序列”模式中，通过分别在三个子过程(sub-passes)中相对于读取划界阈值'、V2和V3进行感测来一起感测这两位。图10 (O)-1O (2)例示编程一群8-状态存储器单元的例子。图10 (O)例示可编程为分别表示存储器状态“O”- “7”的八个不同的阈值电压分布的该群存储器单元。图10
(I)例示对于被擦除存储器的“被擦除”阈值电压的初始分布。图10 (2)例示在许多存储器单元已经被编程之后的存储器的例子。实质上，单元初始地具有“被擦除”阈值电压并且编程会将其移动到更高的值而进入由V1-V7划界的三个区域之一。以此方式，每个存储器单元可以被编程到七个被编程状态“I”- “7”之一或者在“被擦除”状态中保持未被编程。随着存储器得到更多编程，如图10 (I)所示的“被擦除”状态的初始分布将变得更窄并且被擦除状态由“ O ”状态表示。可以使用具有低位和高位的3-位码来表示四个存储器状态的每个。例如，“O”、“ I ”、“ 2 ”、“ 3 ”、“ 4 ”、“ 5 ”、“ 6 ” 和“ 7 ” 状态分别由 “ 111”、“ 011 ”、“ 001 ”、“ 101 ”、“ 100 ”、“ 000 ”、“010”和“110”表示。可以通过在“全序列”模式中进行感测而从存储器读取3-位数据，在该“全序列”模式中，通过分别在七个子过程中相对于读取划界阈值V1-V7进行感测来一起感测三位。页或字线编稈和骀证对页编程的一种方法是全序列编程。该页的所有单元初始处于被擦除状态。因此，该页的所有单元从被擦除状态朝向其目标状态被并行编程。以“I”状态作为目标状态的那些存储器单元在一旦其已经被编程到“ I”状态时就被锁定以禁止进一步编程，而具有目标状态“2”或更高的其他存储器单元将经历进一步编程。最终，以“2”作为目标状态的存储器单元也将被锁定以禁止进一步编程。类似地，随着逐步的编程脉冲，具有目标状态“3”- “7”的单元达到并被锁定。因为验证发生在编程脉冲之后并且每个验证可以针对多个验证电平，因此已经实现了各种“智能”验证方案来减少验证操作的总数。例如，因为逐脉冲的编程递增编程该群单元朝向越来越高的阈值水平，所以在直到某个脉冲之前，无需开始相对于较高验证电平的验证。在Gongwer等人发表于2007年7月10日并且转让给与本申请相同的受让人的美国专利号 7，243，275 “SMART VERIFY FOR MULT1-STATE MEMORIES”中公开了具有智能验证的编程技术的例子。美国专利号7，243，275的整个公开被引用附于此。图11例示了用于将4-状态存储器单元编程到目标存储器状态的传统技术。编程电路通常向所选字线施加一系列编程脉冲。以此方式，其控制栅极耦接到该字线的一页存储器单元一起被编程。所使用的编程脉冲串可以具有递增的时段或幅度以便抵消被编程到存储器单元的电荷存储单元中的累积电子。编程电压Vrai被施加到在编程下的页的字线。编程电压vrcM是从初始电压水平V·开始的阶梯波形形式的一系列编程电压脉冲。在编程下的页的每个单元经历此系列的编程电压脉冲，在每个脉冲处尝试向该单元的电荷存储元件添加递增的电荷。在编程脉冲之间，单元被回读以确定其阈值电压。回读处理可能涉及一个或多个感测操作。当单元的阈值电压已经被验证为落入与目标状态对应的阈值电压区域内时，对该单元的编程停止。无论何时页的存储器单元已被编程到其目标状态时，其被禁止编程，而其他单元继续经历编程，直到该页的所有单元都已被编程-验证过。有缺陷的字线接下来的部分将考虑用于标识有缺陷的字线的技术。如在背景技术中所述，字线缺陷可以包括漏电的字线以及断裂的字线两者。以下考虑这两者，首先讨论字线漏电。字线漏电检测在现有技术布置下，通常尽可以在对存储器芯片的测试时通过直接向器件的管脚施加高电压电平然后测量管脚处的电流/电压水平来进行字线漏电的检测。这要求使用测试器器件并且不能在存储器芯片被装配为一器件的部分之后实现。这意味着，然后在器件烧机(burn-1n)之后不能检查字线。在此给出的技术允许检测字线漏电的芯片上手段。
如将在以下段落中讨论的，给出的技术允许在字线具有内部施加的高电压的同时检测字线上的漏电。在示例实施例中，使用电容性分压器将高电压降转换为可以与参考电压相比较的低电压降以确定由于漏电引起的电压降。接下来的部分将给出可以帮助确保用于检测漏电极限的此技术的准确性的相关芯片上自校准方法。对于这两个处理，它们可以在器件状态机的控制下，这属于内置的自测试以节省昂贵的外部测试器件。以此方式，可以在不需要复杂的测试设施的并且可以在芯片被封装之后的场合下进行的芯片上自动处理中进行漏电确定。首先，对在此涉及的问题的一些讨论很可能是有用的。将存储器器件不断减小到更小规模存在持续的影响。例如，随着该技术缩小到20nm和IOnm存储器单元，字线之间的距离因此是20nm或10nm。容限变得更关键并且器件更易于出现可能导致字线漏电到基板或者短路到相邻字线的缺陷。已经发现漏电与由于生长缺陷而不能循环的晶片相关，并且可检测的漏电看起来在实际的编程状态故障之前。检测字线漏电的先前方法在字线上施加高电压并且测量来自测试管脚焊点的电流泄漏。(在美国专利号5，428，621中讨论了现有漏电检测的一些例子。)因为漏电测试需要非常准确的电流源，所以此测试模式仅可以通过传统的测试器来进行。因为制造商希望将大部分测试操作转移到不昂贵的测试器上，所以能够实现检测字线漏电的芯片上手段的新的测试流程将是有用的。此部分给出使能够对于闪存自动地并且内部地进行字线漏电测试并且可以利用各个电压偏压以及多种加压(stress)拓扑来进行的方式。该方法还可以在芯片被封装之后的场合下进行，并且进一步允许系统检测不同的漏电水平。对于典型的器件，在诸如10到20伏的高电压加压时字线漏电可以是IOOnA量级。以高电压检测这样的小电流的难点源于当前的NAND架构。这可以用图12来例示。存储器电路的平面可以在几千个块的量级，在610示出块中的一个，并且每个块可以具有几十条字线，其中的三条字线明确示出为WLn-1615、WLn613和WLn+1611。在编程和读取操作期间，一般在所选字线上施加高电压，比如在WLn613上施加。NAND架构还需要具有字线电压驱动器的最小面积损失(penalty)。该驱动器通常从字线阵列的一端连接到这些字线。如果该架构允许从两端连接到字线，则可以通过从一端发送已知的电流并且从另一端检测相同的电流来检测字线漏电或者断裂。高电压VPGM通过泵(以下关于图13讨论)产生并被提供给在此表示为开关的第一解码CGN块601。CGN块601是用于根据对于每条全局控制栅极(CG)线的操作模式而提供各种(通常是3到5个不同种类的)电压的块。与示出的字线对应地明确示出了 CG线中的三条(621、623、625)。(与每个块中的字线的数量一样多的)CG线将连接(rout)到存储器阵列的行(块)解码器。如由省略号所示，除了仅示出的块610之外，CG线还行进到该阵列的其他块，以便这些CG线通常与顶部金属层连接并且穿过所有层的所有行解码器。在一个优选实施例中，利用本地泵(local pump)解码每个块。当块被选择时，逻辑信号将使得本地泵在行解码器中的通过晶体管(对于三条所示字线的通过晶体管在此由631、633和635表示)的栅极上施加高通过电压transferG。在相应全局CG上的高电压将被传递到所选块的字线。在此，仅字线WLn613被示出为连接以接收VPGM，两条相邻字线(611，615)取为地(或者更通常地，取为低电压电平)，对应于以下讨论的字线到字线漏电测试样式。在字线漏电测试期间，根据要检测的缺陷，字线可以具有不同的偏压拓扑。在检测字线到基板短路的情况下，所有字线可以被偏压到相同水平的高电压，基板处于地。在检测字线到相邻字线短路的情况下，块中的字线将被交替地偏压在高电压(VPGM)和O伏，如图12所示。最差的寄生电容将来自后一种情况。图12还示出了对于所涉及的寄生电容的一些示例的估计值。从64字线架构中的高电压泵到CGN(高电压到复用块)，贡献大概是5pF。在CGN块内部，负荷将是4pF。从CGN块连接到存储器阵列的边缘处的行解码器的每个全局顶部金属是4pF。一个平面的结电容是lpF。每个本地字线(local wordline)具有2pF。在替换的偏压配置中，总共64条字线，其中的32条字线被偏压到高电压而其他32条字线被偏压到0V，如图12中所示，总字线电容是2x32=64pF。总全局CG线将是5x32=160pF。为了检测高电压提供节点VPGM上的漏电，则总电容将是64+160+4+5=233pF。如果系统要使用IOOnA的漏电来对233pF的大电容放电并使高电压降低I伏，则这将需要等待2. 3ms。在检测偶数字线上的漏电之后，将用另一 2. 3ms来测试奇数字线。总漏电测试时间是大约5ms。为了减少检测时间，检测所需的电压降可以减少到100mV，相应的检测时间减少到500us。这可以用于现场(in-field)检测操作。在一组优选实施例中，这可以在每个擦除操作之前执行。例如，检测可以被包括为擦除操作序列的部分，或者可以响应于控制器发出的指令而在擦除之前进行。如果一个块失败，则控制器可以将其从可用块的池中移除。放电和测试时间将依赖于CG路线的寄生电容。由于此，一组优选实施例具有内置到存储器芯片的芯片上校准机制，以便可以使用精确的漏电标准来用于检测，并且可以根据芯片架构、子线电压加压拓扑、平面的数量以及任何其他有贡献的因素来自动调整测试时间。在接下来的部分中进一步讨论此校准系统。通常通过诸如图13所示的电阻分压器来调整正常的高电压泵。高电压VPGM将由经过开关SW1649连接到地(或更一般地，连接到低电压电平)的电阻器645和647分压，并且用于amp643的比较点电压将是通常在1. 2伏左右的电压基准vref。电阻器串通常将具有IOuA水平的漏电流。差分放大器或者比较器643将被用于输出数字电压标记泵(flag_pump)，该数字电压标记泵将被用于控制泵时钟。当该泵被泵到目标水平时，标记泵将是低的以关闭泵时钟。当高电压降到某个水平以下时，标记泵信号将成为高以使能泵时钟并且开启泵以提供高电压。关于电荷泵的更多细节可以在例如Pan和Samaddar在McGraw-Hi 11的2006年的 “Charge Pump Circuit Design” 中或者在网页 “www. eecg. toronto. edu/ kphang/ecel371/chargepumps. pdf，，上可获得的 Pylarinos 和 Rogers,Department of Electricaland Computer Engineering University of Toronto 的“Charge Pumps:An Overview，，中找到。关于各种其他电荷泵方面和设计的进一步信息可以在以下中找到美国专利号 5，436，587 ；6, 370，075 ；6, 556，465 ；6, 760，262 ；6, 922，096 ；7, 030，683 ；7, 554，311 ；7，368，979 ;以及 7，135，910 ;美国专利公开号 2009-0153230-A1 ；2009-0153232-Α1 以及2009-0058506-A1 ；以及于2005年12月6日提交的申请号11/295，906 ;于2005年12月16日提交的11/303，387 ；于2007年8月28日提交的11/845，939 ；于2008年6月24日提交的12/144,808 ;于2008年6月9日提交的12/135，948 ;于2008年6月25日提交的12/146，243 ；于2008年12月17日提交的12/337，050 ；于2009年7月21日提交的12/506, 998 ;于2009年9月30日提交的12/570，646 ;以及于2009年12月17日提交的12/640,820。具体地，7，554，311描述了也在分压器中采用电容用于调整的调整方案。可以使用类似于图12的检测原理来检测大寄生高电压节点上的电压变化。因为漏电是以IOOnA的量级，所以需要使用将高电压划分为低电压的新方式。通常与低电压供应一起来构造比较器以节省Icc电流。电容式分压器具有无漏电流的优点。电容式分压器的难点在于需要准确设置在检测点处的初始电压。如图14所示，除了调压器(regulator)643之外，添加一组新的差分放大器或者比较器653用于字线漏电检测。比较电压verfI可以由数字到模拟转换器电压电路651设置，该数字到模拟转换器电压电路651的输入可以根据器件而设置。(在一个替换实施例中，这可以被设置为校准处理的一部分。)开关晶体管SW2659将用于将比较节点初始化在调整电平的相同电压电平。电容器C1655和C2657是电容式分压器。可以使用1:1的比率。检测点电压Vmid将具有增
量
权利要求
1.一种在具有沿着字线形成的阵列的存储器单元的存储器电路中确定所述字线中的一条或多条是否有缺陷的方法，该方法包括 向第一多条字线施加电压样式； 允许所述第一多条字线根据施加的电压样式而充电； 随后在所述第一多条字线上俘获得到的电荷； 在时间延迟之后，随后进行从所述第一多条字线的电压电平得到的电压与参考电压的比较；以及 基于该比较，确定所述第一多条字线中的至少一条是否有缺陷。
2.根据权利要求1的方法，其中所述存储器单元形成多个擦除块，并且所述第一多条字线是这些擦除块的第一块的字线。
3.根据权利要求2的方法，其中所述电压样式是在第一擦除块的一些可选字线上施加高电压并且在所述第一擦除块的其他字线上施加低电压电平。
4.根据权利要求2的方法，其中所述电压样式是在第一擦除块的所有字线上施加高电压，而第一擦除块的基板被保持在低电压电平。
5.根据权利要求1的方法，还包括 在电荷泵中产生电压电平，其中所述施加电压样式包括向由存储器电路上的解码电路确定的所选样式的字线施加该电压电平。
6.根据权利要求1的方法，其中在所述时间延迟期间，使得字线浮置。
7.根据权利要求1的方法，其中所述时间延迟的持续时间由所述存储器电路上的计时器电路确定。
8.根据权利要求1的方法，其中所述时间延迟的持续时间通过器件上的校准处理确定。
9.根据权利要求8的方法，其中所述存储器单元形成多个擦除块，并且所述第一多条字线是擦除块的第一块的字线，以及其中所述校准处理包括 向第二擦除块的字线施加所述电压样式； 允许所述第二擦除块的字线根据施加的电压样式而充电； 随后确定在第二块的字线上俘获的得到的电荷从这些字线流出的速率；以及 基于该速率设置该时间延迟。
10.根据权利要求1的方法，其中所述确定所述第一多条字线中的至少一条是否有缺陷在所述存储器器件的出厂之前进行。
11.根据权利要求1的方法，其中所述确定所述第一多条字线中的至少一条是否有缺陷在所述存储器器件被操作了一段时间之后进行。
12.根据权利要求11的方法，其中所述方法作为擦除序列的部分而进行。
13.根据权利要求1的方法，其中所述存储器器件是包括控制器的存储器系统的部分，以及其中响应于来自控制器的命令，所述方法在擦除操作之前进行。
14.根据权利要求1的方法，其中确定所述字线中的一条或多条是否有缺陷的方法在所述存储器电路上的状态机的控制下进行。
15.一种存储器器件，包括 存储器阵列，具有沿着多条字线形成的存储器单元；电压产生电路，向输出节点提供第一电压电平； 解码电路，由此能够将来自该输出节点的第一电压电平选择性地施加到字线；以及 字线缺陷检测电路，包括 电容性分压器，连接在该输出节点和低电压电平之间； 第一开关，通过该第一开关连接电容性分压器的中间节点以接收从所述第一电压电平得到的电压；以及 比较器，具有连接到所述电容性分压器的中间节点的第一输入以及连接以接收参考电压的第二输入， 其中所述存储器器件进行检测有缺陷的字线的处理，包括预充电阶段，其中所述解码电路连接所述输出节点以向一种样式的第一组字线施加电压电平，并且第一开关闭合；随后的隔离阶段，其中使得所述输出节点浮置并且第一开关打开；以及随后的检测阶段，其中所述第一开关打开并且比较器的输出指示所述中间节点上的相对于参考电压的电压电平的值。
16.根据权利要求15的存储器器件，其中所述电压产生电路包括 电荷泵电路，其产生第一电压电平；以及 调整电路，包括在一侧连接到所述输出节点并且在另一侧可连接到低电压电平的第一分压器电路，其中所述第一开关将所述电容性分压器的中间节点连接到所述第一分压器电路的中间节点。
17.根据权利要求16的存储器器件，所述调整电路还包括第二开关，通过该第二开关，所述第一分压器电路可连接到低电压电平，其中所述第二开关在所述预充电阶段期间闭合并且在所述隔离和检测阶段期间打开。
18.根据权利要求15的存储器器件，其中所述存储器阵列的单元由多个擦除块形成，并且所述第一组字线对应于第一擦除块。
19.根据权利要求18的存储器器件，其中所述电压样式是在第一擦除块的一些可选字线上施加高电压，并且在第一擦除块的其他字线上施加低电压电平。
20.根据权利要求18的存储器器件，其中所述电压样式是在第一擦除块的所有字线上施加高电压，而第一擦除块的基板被保持在低电压电平。
21.根据权利要求15的存储器器件，还包括 状态机，其中所述字线缺陷检测电路被实现为所述状态机的部分。
22.—种在具有沿着字线形成的一个或多个阵列的存储器单元的存储器电路中确定所述字线中的一条或多条是否有缺陷的方法，该方法包括 向第一阵列施加电压，同时其所有字线选择开关断开； 建立第一电流水平，其中该第一电流水平是在第一阵列的所有字线选择开关断开时由所述第一阵列汲取的电流的水平； 向第二阵列施加电压，同时第二阵列的所选组的字线的字线选择开关接通，并且该第二阵列的所有其他字线选择开关断开； 建立第二电流水平，其中该第二电流水平是在该第二阵列的所选组的字线的字线选择开关接通并且该第二阵列的所有其他字线选择开关断开时由该第二阵列汲取的电流的水平；进行第一电流水平和第二电流水平的比较；以及 基于该比较，确定所选组的字线是否包括一条或多条有缺陷的字线。
23.根据权利要求22的方法，其中建立第一电流水平包括镜像在第一阵列的所有字线选择开关断开时由该第一阵列汲取的电流并确定所镜像的由第一阵列汲取的电流的水平；以及 其中建立第二电流水平包括镜像在第二阵列的所选组的字线的字线选择开关接通并且第二阵列的所有其他字线选择开关断开时由第二阵列汲取的电流并且确定所镜像的由第二阵列汲取的电流的水平。
24.根据权利要求22的方法，其中所述第一阵列和第二阵列相同并且该方法还包括 在建立第一电流水平之后并且在向第二阵列施加电压之前，记录为第一电流水平所建立的值；以及 在建立第二电流水平之后，记录为第二电流水平建立的值， 其中使用第一和第二电流水平的记录的值进行该比较。
25.根据权利要求22的方法，其中所述第一阵列和第二阵列不同，同时建立第一电流和第二电流，并且在这样建立了第一电流和第二电流时进行该比较。
26.根据权利要求22的方法，其中建立第一和第二电流水平的每个包括向分别来自第一阵列和第二阵列的任意漏电流添加偏移电流。
27.根据权利要求22的方法，其中所述存储器阵列由多个擦除块形成，并且所选组的字线形成第一擦除块。
28.根据权利要求27的方法，其中所选组的字线是第一擦除块的所述可选字线。
29.根据权利要求27的方法，还包括 响应于确定第一擦除块包括一个或多个有缺陷的字线，标出所述第一擦除块。
30.根据权利要求22的方法，其中从电荷泵提供作为高电压值的电压。
31.根据权利要求30的方法，其中该电压是编程电压电平。
32.根据权利要求22的方法，其中建立第一和第二电流水平包括分别向第一阵列和第二阵列施加电压电平，并且在延迟之后，测量电流水平。
33.根据权利要求22的方法，其中确定所选组的字线是否包括一条或多条有缺陷的字线包括确定所述第二电流比第一电流超过预定量。
34.根据权利要求22的方法，其中确定所述字线中的一条或多条是否有缺陷的所述方法在存储器器件被操作了一个时间段之后进行。
35.根据权利要求34的方法，其中所述方法作为擦除序列的部分而进行。
36.根据权利要求22的方法，其中所述存储器器件是包括控制器的存储器系统的部分，以及其中响应于来自所述控制器的命令，在擦除操作之前进行所述方法。
37.根据权利要求22的方法，其中确定所述字线中的一条或多条是否有缺陷的所述方法在所述存储器电路上的状态机的控制下进行。
38.一种存储器器件，包括 沿着多条字线形成的存储器单元的一个或多个阵列； 电压产生电路，向输出节点提供第一电压电平； 解码电路，由此能够将来自该输出节点的第一电压电平选择性地施加到字线，该解码电路包括用于各条字线的每条的相应的选择开关以及用于向所选阵列的所有字线选择开关提供该第一电压电平的电路；以及 字线缺陷检测电路，包括 电流水平检测电路，可连接到该阵列以确定在所述第一电压被提供给所选阵列的字线选择开关、该所选阵列的所选组的字线的字线选择开关接通并且该所选阵列的所有其他字线选择开关断开时该所选阵列所汲取的电流量； 比较电路，比较当第一所选阵列的所有字线选择开关断开时该第一所选阵列所汲取的电流以及当第二所选阵列的所选样式的字线的字线选择开关接通时该第二所选阵列所汲取的电流；以及 逻辑电路，基于该比较确定所选样式的字线中的一条或多条是否有缺陷。
39.根据权利要求38的存储器器件，其中所述电流水平检测电路还包括 电流镜电路，可连接到所述阵列和所述比较电路，以镜像在所述第一电压被提供给所选阵列的字线选择开关时由该所选阵列汲取的电流量，并将镜像电流水平提供给比较电路以进行所述比较。
40.根据权利要求39的存储器器件，其中所述电压产生电路包括电压偏移电路，用于补偿跨过所述电流镜电路的电压降。
41.根据权利要求38的存储器器件，其中所述第一和第二所选阵列是相同的阵列，并且所述比较电路还包括多个寄存器，并且所述字线缺陷检测电路在所述多个寄存器中记录在其所有字线选择开关接通时汲取的电流以及在其所选样式的字线的字线选择开关断开时的电流水平，以及其中使用存储的值进行所述比较。
42.根据权利要求38的存储器器件，其中所述存储器阵列由多个擦除块形成，并且所选样式的字线来自第一擦除块。
43.根据权利要求42的存储器阵列，其中所选组的字线是第一擦除块的可选字线。
44.根据权利要求38的存储器器件，其中所述字线缺陷检测电路还包括电流源，该电流源向任意漏电流添加偏移电流成为用于进行比较的值。
45.根据权利要求38的存储器器件，其中所述电压产生电路包括产生该第一电压电平的电荷泵电路。
全文摘要
给出了用于检测存储器阵列中的字线漏电的技术和相应的电路。在一个示例实施例中，使用电容性分压器将高电压降转换为可以与参考电压比较的低电压降以确定由于漏电引起的电压降。芯片上自身校准方法可以帮助确保用于检测漏电限制的此技术的准确性。在其他实施例中，将由其中高电压被施加到该阵列、且所有字线未被选择的参考阵列汲取的电流与由其中被施加了高电压并且一条或多条字线被选择的阵列汲取的电流相比较。在这些基于电流的实施例中，参考阵列可以是与被选择用于测试的阵列不同的阵列或者相同的阵列。
文档编号G11C29/02GK103069498SQ201180038864
公开日2013年4月24日 申请日期2011年6月29日 优先权日2010年7月9日
发明者李艳, D.李, J.H.海恩, 潘锋, V.波普里, M.卡扎尼加 申请人:桑迪士克科技股份有限公司