具有变动压降的位线偏压电路的制作方法
【专利摘要】本发明揭露了一种具有变动压降的存储器架构的位线偏压电路。此压降是根据所选取被读取存储单元的临界电压或是流经所选取被读取存储单元的感测电流。
【专利说明】具有变动压降的位线偏压电路
【技术领域】
[0001 ] 本发明是关于一集成电路中的一存储单元的位线的偏压电路。
【背景技术】
[0002]在一检视一存储单元的操作中，位线电路施加一偏压至一存储阵列的一位线上，且字线施加一偏压至一存储阵列的所选取存储单元上。一个感测电流会在介于此位线与其存储单元相对侧的参考线之间出现，根据由此存储单元的临界电压所代表的存储于此存储单元中数据值来决定流经此存储单元的电流大小。
[0003]然而，此通常称为源极线的参考线，并不是一条理想的参考线。此参考线具有某些有限的电阻值而不是零电阻。这些有限的电阻会在例如是零伏特或是地的预计参考电压与此存储单元的源极之间产生不预期的电压差。在一感测操作时，因为字线与参考线之间的压降减少而造成字线的偏压减少。进而会造成感测的结果错误。此效应在电流增加时更显著，因为此不欲见的电压差与感测电流成正比(V = I*R)。较大的集成电路会使此问题更加恶化，因为较多数目的位线与相同的参考线耦接，而每一条均会贡献电流给参考线。
[0004]一种解决此问题的方案是多重通道感测，其中感测仅限制在此阵列中汲入大于临界电压的存储单元子集。在随后的感测通过，则将先前的感测存储单元关闭。因为执行此多重通道感测需要较长的时间，希望能够消除此多重通道感测，或是至少减少感测通过的数目。
【发明内容】
[0005]在此处所描述的实施例中，包括一集成电路，具有一存储阵列及一偏压电路。此存储阵列的存储单元的临界电压在多个临界电压范围其中之一之内，该多个临界电压范围代表所存储于该存储单元中的数据值。该存储单元具有一漏极端及一源极端。在某些实施例中，在感测该临界电压操作中的至少一部分时，该漏极端比该源极端的电压更高。
[0006]此偏压电路，在感测一选取存储单元的该临界电压时施加一偏压至该存储阵列中的该选取存储单元的该漏极端，该偏压电路包括一电路元件与该存储阵列中的该选取存储单元电性串联。在某些实施例中，该电路元件具有根据所选取存储单元的临界电压的一变动压降。
[0007]在此处所描述的某些实施例中，该变动压降具有一第一压降以响应该选取存储单元的该临界电压是在一第一临界电压范围，且该变动压降具有一第二压降以响应该选取存储单元的该临界电压是在一第二临界电压范围，其中该第二压降比该第一压降更小且该第二临界电压范围高于该第一临界电压范围。该第一临界电压范围是与一较低的临界电压分布对应，且该第二临界电压范围是与一较高的临界电压分布对应。
[0008]在此处所描述的某些实施例中，该变动压降在该选取存储单元的该临界电压的大小减少时是增加的。举例而言，一较低临界电压的存储单元会导致此变动压降较大，而一较高临界电压的存储单元则会导致此变动压降较小。虽然较低临界电压的存储单元是与较大的感测电流相关，如此的感测电流会减少进而降低参考线或源极线上不欲见的电压。
[0009]在此处所描述的某些实施例中，在感测该选取存储单元的该临界电压时，该变动压降在一感应电流经过该选取存储单元及该电路元件的大小增加时是增加的。因为较大的感测电流的压降较大，感测电流的大小会倾向减少。减少的感测电流会降低参考线或源极线上不欲见的电压。
[0010]在此处所描述的某些实施例中，在感测该选取存储单元的该临界电压时，该电路元件具有一变动电阻值相当于通过该电路元件第一及第二终端的该压降除以通过该电路元件该第一及第二终端的一感应电流。
[0011]在此处所描述的某些实施例中，还包含控制电路与该存储阵列耦接。该控制电路通过导致该偏压电路施加该偏压至该选取存储单元的该漏极端而响应一读取该选取存储单元的指令。
[0012]在此处所描述的某些实施例中，该电路元件是一晶体管。该晶体管具有一第一电流负载终端、一第二电流负载终端、及一控制终端，其中该第一电流负载终端及该第二电流负载终端与该选取存储单元电性串连耦接。该晶体管具有包括一线性模式与一饱和模式的电流-电压操作模式，且当该晶体管偏压更深入进入该饱和模式而远离该线性模式时，该晶体管的该变动压降增加。
[0013]在此处所描述的某些实施例中，还包含感测电路，与该偏压电路耦接，以辨识该多个临界电压范围中包括该选取存储单元的该临界电压的一临界电压范围。举例而言，感测电路辨识所选取存储单元的临界电压是在代表不同数据值的高临界电压或是低临界电压中。
[0014]在此处所描述的另一实施例中，包括一集成电路，具有一存储阵列及一偏压电路。此阵列的存储单元的临界电压在多个临界电压范围其中之一之内，该多个临界电压范围代表所存储于该存储单元中的数据值。此电路元件具有一变动压降，其根据流经该存储阵列的一选取存储单元及该电路元件的感应电流，该感应电流根据该选取存储单元的该临界电压。
[0015]在某些实施例中，该变动压降具有一第一压降以响应该选取存储单元的该临界电压是在一第一临界电压范围，且该变动压降具有一第二压降以响应该选取存储单元的该临界电压是在一第二临界电压范围，其中该第二压降比该第一压降更小且该第二临界电压范围高于该第一临界电压范围。该第一临界电压范围是与一低临界电压分布对应，而该第二临界电压范围是与一高临界电压分布对应。
[0016]在此处所描述的另一实施例中，包括一集成电路，具有一存储阵列及一偏压电路。此阵列的存储单元的临界电压在多个临界电压范围其中之一之内，该多个临界电压范围代表所存储于该存储单元中的数据值。该存储单元具有一漏极端及一源极端。在某些实施例中，在感测该临界电压操作中的至少一部分时该漏极端比该源极端的电压更高。
[0017]此偏压电路具有一输出电压，在感测一选取存储单元的该临界电压时施加一偏压至该存储阵列中的该选取存储单元的该漏极端。该偏压电路包括一 P型晶体管与该存储阵列中的该选取存储单元电性串联。
[0018]本发明的保护范围是由权利要求所界定。这些和其它优点，目的，和实施例，会在下列实施方式的章节中搭配附图、详细说明及实施例被描述。【专利附图】
【附图说明】
[0019]图1为显示一存储器架构的方块图，其具有变动压降的位线偏压电路。
[0020]图2为显示此具有变动压降的位线偏压电路的一存储器架构的更具体的电路图。
[0021]图3是根据此变动压降电路元件的电压源电路一范例的电路示意图。
[0022]图4是流经一存储单元的感测电流与此存储单元的临界电压的关系图，在其位线偏压电路中具有或不具有变动压降的情况下。
[0023]图5和图6为此位线偏压与位线偏压设置时间的关系图，对照在此位线偏压电路中具有和不具有变动压降的位线偏压情况下。
[0024]图7显示在此位线偏压电路中具有或不具有变动压降的位数与存储单元临界电压的关系图。
[0025]图8为显示此具有变动压降的位线偏压电路的一存储器架构的替代实施例的电路图。
[0026]图9显示根据本发明一实施例的存储集成电路的简化方块示意图，其具有一存储阵列及此处所描述的具有一变动压降的位线偏压电路。
[0027]【主要元件符号说明】
[0028]12:存储阵列部分；
[0029]14:参考线；
`[0030]16:位线；
[0031]18:具有变动压降的位线偏压电路；
[0032]20:感测电路；
[0033]22:共同源极线CSL;
[0034]24:存储阵列；
[0035]26:存储阵列的源极端；
[0036]28:存储阵列的漏极端；
[0037]30:位线选择晶体管BLS ；
[0038]38:预充电感测电容器SEN ；
[0039]40:栓锁；
[0040]42:电流源；
[0041]150:集成电路；
[0042]100:非挥发存储单元阵列；
[0043]101:列译码器；
[0044]102:字线；
[0045]103:行译码器及位线偏压电路；
[0046]104:位线；
[0047]105:总线；
[0048]107:数据总线；
[0049]106:感测放大器/数据输入结构；
[0050]109:编程、擦除及读取调整偏压状态机构；[0051]108:偏压调整供应电压；
[0052]111:数据输入线；
[0053]115:数据输出线。
【具体实施方式】
[0054]本发明实施例的详细说明，会在以下实施方式的章节中搭配附图被描述。
[0055]图1为显示一存储器架构的方块图，其具有变动压降的位线偏压电路。
[0056]一存储单元阵列12部分是在一选取位线16与一参考线14之间。此存储阵列12可以是一与非门或是或非门阵列。此参考线14可以是一例如地的参考电压的源极线，其可以通过多重与非门串行或是多重或非门存储单元而与多重位线并联耦接。此具有变动压降18的位线偏压电路施加一位线偏压至位线16。介于参考线14与位线16之间的电压差为流经介于参考线14与位线16之间的存储阵列部分的感测电流做准备。在此存储阵列部分的存储单元具有代表所存储数据的临界电压。在此存储阵列部分的一特定存储单元通过一组字线及包括位线的一组位线而选择被读取。响应施加至此存储阵列部分的所选取存储单元的一字线偏压，通过此所选取存储单元的感测电流具有由此所选取存储单元的临界电压所决定的大小。
[0057]根据通过此所选取存储单元的感测电流，此感测电路20得知此临界电压范围，其包括代表不同数据值的多重临界电压范围中所选出的此所选取存储单元的临界电压。此感测电路20的不同实施例可以使用不同的方式执行感测，例如通过比较感测电流和参考电流，或是在感测电流通过后或是经由电容器比较感测电压和参考电压。
[0058]图2为显示此具有变动压降的位线偏压电路的一存储器架构的更具体的电路图。
[0059]一预充电晶体管PRE 35预充电感测电容器SEN 38至一预充电压。位线选择晶体管BLS 30选取一特定位线16。此位线16及参考线，在此情况下为共同源极线CSL 22，其是在此存储阵列24 —部分的相对侧。此存储阵列部分24具有漏极端靠近位线16及源极端靠近共同源极线CSL 22，且在感测时漏极端的电压高于源极端。存储单元通过结合施加至位线的电压选取存储阵列的一行及施加至字线的电压选取存储阵列的一列来选取被感测。所选取的存储单元具有代表此选取的存储单元所存储数据的临界电压。所选取存储单元的临界电压决定通过此所选取存储单元介于位线16与共同源极线CSL 22之间的感测电流。
[0060]此位线16的偏压由位线夹制(Clamp)晶体管BLCLAMP 34的栅极电压决定，当位线夹制晶体管BLCLAMP 34具有较小的栅极到源极电压时，则较小的源极到漏极压降通过Pbias晶体管32。Pbias晶体管32是一 P型晶体管具有栅极与Pbias来源41耦接，一源极33与夹制晶体管BLCLAMP 34的源极耦接，及一漏极31与位线选择晶体管BLS 30的漏极耦接。
[0061]Pbias晶体管32的电阻相当于Pbias晶体管32的源极33与漏极31间的压降除以流经Pbias晶体管32的源极33与漏极31间的感测电流。Pbias晶体管32的变动压降会在以下详加描述。Pbias晶体管32的电流-电压特性主要由Pbias晶体管32的源极至栅极电压决定。此Pbias晶体管32的电流-电压特性具有一曲棍球竿的形状，自原点具有大致为直线的线性模式，然后具有较大定值电流的饱和模式。在线性模式中，此Pbias晶体管32的行为类似一个在Pbias晶体管32的源极与漏极间的电阻。然而，当通过此Pbias晶体管32的电流增加，此Pbias晶体管32的操作会逐渐远离线性模式而进入饱和模式，且通过Pbias晶体管32的源极与漏极间的电阻值会增加超过线性模式的阻值。因为此电阻增加，感测电流的细微增加导致Pbias晶体管32的源极与漏极间的相对较大的压降。因为Pbias晶体管32的源极电压是固定的，而又由于Pbias晶体管32的源极与漏极间的相对较大的压降，此位线16的偏压会因感测电流的增加而相对快速地减少。
[0062]通常，当一具有较小临界电压的一选取存储单元被感测，其感测电流是较大的。然而，Pbias晶体管32的变动压降迅速将具有增加感测电流的位线的偏压降低，且降低可以通过的最大感测电流。因此，即使当一具有较小临界电压的一选取存储单元被感测到，此感测电流被夹制。
[0063]感测发生在一预定其间中而在所选取存储单元的电流允许对电容器SEN 38放电的时间中持续。若是此选取存储单元具有较低的临界电压及较导通的话，则电容器SEN 38的放电越快。相反的，若是此选取存储单元具有较高的临界电压及较不导通的话，则电容器SEN 38的放电越慢。在此预定感测区间结束时，电容器SEN 38的剩余电压指示临界电压，也就是此选取的存储单元所存储的数据。
[0064]此电容器SEN 38的电压施加至P型晶体管36的栅极。在此感测区间之后，当晶体管STR 37开启，电容器SEN 38的剩余电压或许可以或不可以开启此P型晶体管36。假如P型晶体管36被开启，则电容器SEN 38被放电至低于Vdd-此P型晶体管36的临界电压，使得被测得的感测电流是较大的。假如P型晶体管36被关闭，则被测得的感测电流是较小的。
[0065]假如电容器SEN 38的剩余电压并没有降低的够低而开启此P型晶体管36的话，在P型晶体管36的漏极端的节点SENB 39保持低电压，而地被栓锁于此栓锁40中。然而，假如电容器SEN 38的剩余电压降低到足以开启此P型晶体管36的话，则节点SENB 39被拉至Vdd，而Vdd被栓锁于此栓锁40中。此晶体管LPC 29将栓锁40与电容器SEN 38耦接，且可以通过数据值至电容器SEN 38。
[0066]图3是根据此变动压降电路元件的电压源电路一范例的电路示意图。此电压源电路具有许多类似于图2中所示的电路元件。
[0067]Pbias晶体管的来源41决定图2中Pbias晶体管32的栅极电压。电流源42连接介于参考线，在此范例中为共同源极线CSL 22，与晶体管BLS30之间。电流源42的值根据特定的存储器工艺与特定存储器架构来决定。P型Pbias晶体管44具有栅极与漏极及晶体管BLS 30的漏极耦接在一起，且也提供Pbias晶体管32的栅极电压。夹制晶体管BLCLAMP34具有源极与Pbias晶体管44的源极耦接，及漏极与Vdd耦接。
[0068]图4是流经一存储单元的感测电流与此存储单元的临界电压的关系图，在其位线偏压电路中具有或不具有变动压降的情况下。
[0069]实线轨迹50代表位线偏压电路中不具有变动压降的情况下的一存储单元的感测电流与此存储单元的临界电压的关系图。此图为大致一直线，其具有负斜率。通过此具有临界电压IOV的存储单元的感测电流自较小值的16.93纳安培增加至具有临界电压IV的存储单元的感测电流较大值的79.11纳安培。
[0070]虚线轨迹52代表位线偏压电路中具有变动压降的情况下的一存储单元的感测电流与此存储单元的临界电压的关系图。此图对高临界电压存储单元为大致一直线，其具有负斜率，且此图显示对低临界电压存储单元是饱和的。在线性区域中，通过此具有临界电压IOV的存储单元的感测电流自较小值的17.65纳安培增加至具有临界电压7V的存储单元的感测电流中等值的34.67纳安培。当此存储单元的临界电压进一步降低时，此感测电流的增幅变得越来越小，且具有临界电压IV的存储单元的感测电流是50.63纳安培。此电路元件因为当感测此虚线轨迹52线性区域中较高临界电压存储单元时具有相对较大斜率(ΛΙ/AV，与电阻成反比)而显示此电路元件具有一较低的阻值；且此电路元件因为当感测此虚线轨迹52饱和区域中较低临界电压存储单元时具有相对较小斜率(ΛΙ/AV，与电阻成反比)而显示此电路元件具有一较高的阻值。因此，此虚线轨迹52显示电路元件在感测具有较高临界电压范围的存储单元时具有较小的阻值，且此电路元件在感测具有较低临界电压范围的存储单元时具有较大的阻值。
[0071]区间54显示轨迹50和52的线性区域的存储单元感测电流与此存储单元的临界电压的关系。由于此位线偏压电路的变动压降所导致的变窄的感测电流区间在区间54之中是很小的。假如此感测区间的范围放大至图中52的饱和区域的话，则感测电流区间会受到影响。
[0072]图5和图6为此位线偏压与位线偏压设置时间的关系图，对照在此位线偏压电路中具有和不具有变动压降的位线偏压情况。
[0073]图5显示在此位线偏压电路中不具有变动压降的位线偏压与位线偏压设置时间的关系图。轨迹62显示一高临界电压存储单元与较小的感测电流相关。轨迹64显示一低临界电压存储单元与较大的感测电流相关。轨迹64是对一低临界电压存储单元其相比于轨迹62对一高临界电压存储单元具有略低的位线偏压。如此的差异指示此位线偏压电路包括至少一电路元件其具有一电压差当感测电流增加时会略为增加。然而，如此的电压差是相对小的，且在轨迹62与轨迹64间的差异也是相对小的。
[0074]图6显示在此位线偏压电路中具有变动压降的位线偏压与位线偏压设置时间的关系图。轨迹66显示一高临界电压存储单元是与较小的感测电流相关。轨迹68显示一低临界电压存储单元是与较大的感测电流相关。轨迹68是对一低临界电压存储单元其相比于轨迹66对一高临界电压存储单元具有远低的位线偏压。如此的差异指示此位线偏压电路包括至少一电路元件，其具有一电压差当感测电流增加时会随着增加。因此，在轨迹66与轨迹68间的差异是相对大的。
[0075]图7显示在此位线偏压电路中具有或不具有变动压降的位数与存储单元临界电压的关系图。此附图显示在低临界电压分布74及高临界电压分布76时的存储单元分布情况。
[0076]此高临界电压分布76包括两条轨迹-实线轨迹与不具有变动压降的位线偏压电路70对应，而虚线轨迹与具有变动压降的位线偏压电路72对应。对具有变动压降的位线偏压电路而言，其电阻在低感测电流时大致保持定值，此行为类似于不具有变动压降的位线偏压电路。因此这两条轨迹70和72在高临界电压分布76时是大致相同的。
[0077]此低临界电压分布74包括两条轨迹-实线轨迹与不具有变动压降的位线偏压电路70对应，而虚线轨迹与具有变动压降的位线偏压电路72对应。对具有变动压降的位线偏压电路而言，其变动压降在高感测电流时是增加的。因此，轨迹72在进入低临界电压分布74的较高临界电压部分时变窄。此轨迹72消除了低临界电压分布74的较低临界电压部分，因为此具有变动压降的位线偏压电路防止了其相关的高感测电流。此变动压降导致感测电流饱和，防止感测电流在如此低临界电压时在此存储单元中的流动。
[0078]图8为显示此具有变动压降的位线偏压电路的一存储器架构的替代实施例的电路图。
[0079]图8的电路大致与图2的电路类似。然而，此变动压降电路元件，P型晶体管Pbias80与晶体管BLCLAMP 34的漏极耦接。P型晶体管Pbias 80具有漏极81与晶体管BLCLAMP34的漏极耦接，源极与感测电容器SEN38耦接，栅极与Pbias 80的来源耦接。一个范例Pbias 80的来源可以如图3中的Pbias 41的来源，但是具有晶体管Pbias 44与晶体管BLCLAMP 34的位置交换。晶体管BLCLAMP 34的漏极由P型晶体管Pbias 80控制，使得位线16的夹制偏压也被此P型晶体管Pbias 80控制。
[0080]图9显示根据本发明一实施例的存储集成电路的简化方块示意图，其具有一存储阵列及此处所描述的具有一变动压降的位线偏压电路。
[0081]其中集成电路150包括存储阵列100。一字线(列)译码器与区块选择译码器101与沿着存储阵列100列方向安排的多条字线102耦接及电性沟通。一位线(行)译码器与位线偏压电路(具有变动压降电路元件)103与沿着存储阵列100行方向安排的多条位线104耦接及电性沟通，以自该存储阵列100的存储单元读取数据及写入数据。地址是由总线105提供给字线译码器与驱动器101及位线译码器103。方块106中的感测放大器与数据输入结构，经由总线107与位线译码器及偏压电路103耦接。数据由集成电路150上的输入/输出端口提供给数据输入线111输入至方块106中的数据输入结构。数据由方块106中的感测放大器，经由数据输出线115，提供至集成电路上的输入/输出埠，或者至集成电路150其他内部/外部的数据源。编程、擦除及读取调整偏压状态机构109控制偏压调整供应电压108的应用。
[0082]本发明的优选实施例与范例详细揭露如上，应当了解的是:上述范例仅作为范例，非用于限制专利的范围。就本领域技术人员而言，自可轻易依据权利要求对相关技术进行修改与组合。
【权利要求】
1.一种集成电路，包含: 一存储阵列，具有存储单元，该存储单元的临界电压在多个临界电压范围其中之一之内，该多个临界电压范围代表所存储于该存储单元中的数据值，该存储单元具有一漏极端及一源极端； 一偏压电路，在感测一选取存储单元的该临界电压时，施加一偏压至该存储阵列中的该选取存储单元的该漏极端，该偏压电路包括一电路元件与该存储阵列中的该选取存储单元电性串联，该电路元件具有一变动压降。
2.根据权利要求1所述的集成电路，其中至少在该临界电压的感测操作的一部分操作期间中，该漏极端比该源极端的电压更高。
3.根据权利要求1所述的集成电路，其中响应于该处于一第一临界电压范围的被选取存储单元的临界电压，该变动压降具有一第一压降，且响应于该处于一与该第一临界电压范围不同的第二临界电压范围的被选取存储单元的该临界电压，该变动压降具有一第二压降，其中该第二压降比该第一压降更小。
4.根据权利要求1所述的集成电路，其中在该选取存储单元的该临界电压幅度减少时该变动压降是增加的。
5.根据权利要求1所述的集成电路，其中在感测该选取存储单元的该临界电压时，当经过该选取存储单元及该电路元件的感应电流幅度增加时，该变动压降是增加的。
6.根据权利要求1所述的集成电路，其中在感测该选取存储单元的该临界电压时，该电路元件具有一变动电阻值相当于通过该电路元件第一及第二终端的该压降除以通过该电路元件该第一及第二终端的一感应电流。
7.根据权利要求1所述的 集成电路,还包含: 控制电路，与该存储阵列耦接，该控制电路通过导致该偏压电路施加该偏压至该选取存储单元的该漏极端而响应一读取该选取存储单元的指令。
8.根据权利要求1所述的集成电路，其中该电路元件是一晶体管，该晶体管具有一第一电流负载终端、一第二电流负载终端、及一控制终端，其中该第一电流负载终端及该第二电流负载终端与该选取存储单元电性串联耦接。
9.根据权利要求1所述的集成电路，其中该电路元件是一晶体管，该晶体管具有包括一线性模式与一饱和模式的电流-电压操作模式，且当该晶体管偏压更深入进入该饱和模式而远离该线性模式时，该晶体管的该变动压降增加。
10.根据权利要求1所述的集成电路，还包含: 感测电路，与该偏压电路耦接，以辨识该多个临界电压范围中包括该选取存储单元的该临界电压其中之一临界电压范围。
11.一种集成电路，包含: 一存储阵列，具有存储单元，该存储单元的临界电压在多个临界电压范围其中之一之内，该多个临界电压范围代表所存储于该存储单元中的数据值； 一电路元件，具有一变动压降，其是根据流经该存储阵列的一选取存储单元及该电路元件的感应电流，该感应电流根据该选取存储单元的该临界电压。
12.根据权利要求11所述的集成电路，其中响应于该处于一第一临界电压范围的被选取存储单元的临界电压，该变动压降具有一第一压降，且响应于该处于一与该第一临界电压范围不同的第二临界电压范围的被选取存储单元的该临界电压，该变动压降具有一第二压降，其中该第二压降比该第一压降更小。
13.根据权利要求11所述的集成电路，其中在该选取存储单元的该临界电压幅度减少时该变动压降是增加的。
14.根据权利要求11所述的集成电路， 其中在感测该选取存储单元的该临界电压时，当经过该选取存储单元及该电路元件的感应电流幅度增加时，该变动压降是增加的。
15.根据权利要求11所述的集成电路，其中在感测该选取存储单元的该临界电压时，该电路元件具有一变动电阻值相当于通过该电路元件第一及第二终端的该压降除以通过该电路元件该第一及第二终端的一感应电流。
16.根据权利要求11所述的集成电路，还包含: 控制电路，与该存储阵列耦接，该控制电路通过导致该偏压电路施加该偏压至该选取存储单元的该漏极端而响应一读取该选取存储单元的指令。
17.根据权利要求11所述的集成电路，其中该电路元件是一晶体管，该晶体管具有一第一电流负载终端、一第二电流负载终端、及一控制终端，其中该第一电流负载终端及该第二电流负载终端与该选取存储单元电性串连耦接。
18.根据权利要求11所述的集成电路，其中该电路元件是一晶体管，该晶体管具有包括一线性模式与一饱和模式的电流-电压操作模式，且当该晶体管偏压更深入进入该饱和模式而远离该线性模式时，该晶体管的该变动压降增加。
19.根据权利要求11所述的集成电路，还包含: 感测电路，与该偏压电路耦接，以辨识该多个临界电压范围中包括该选取存储单元的该临界电压之一临界电压范围。
20.一种集成电路，包含: 一存储阵列，具有存储单元，该存储单元的临界电压在多个临界电压范围其中之一之内，该多个临界电压范围代表所存储于该存储单元中的数据值，该存储单元具有一漏极端及一源极端； 一偏压电路，具有一输出电压，在感测一选取存储单兀的该临界电压时施加一偏压至该存储阵列中的该选取存储单元的该漏极端，该偏压电路包括: 一 P型晶体管与该存储阵列中的该选取存储单元电性串联。
21.根据权利要求20所述的集成电路，其中少于该临界电压的感测操作的一部分操作期间中，该漏极端比该源极端的电压更高。
22.根据权利要求20所述的集成电路，其中该偏压电路还包含一参考电压，且自该参考电压至该偏压电路的该输出电压的一压降是根据该P型晶体管的一变动压降，该P型晶体管的该变动压降在该选取存储单元的该临界电压幅度减少时是增加的。
23.根据权利要求20所述的集成电路，其中该偏压电路还包含一参考电压，且自该参考电压至该偏压电路的该输出电压的一压降是根据该P型晶体管的一变动压降，该P型晶体管的该变动压降在当经过该选取存储单元的感应电流幅度增加时是增加的。
24.根据权利要求20所述的集成电路，其中该P型晶体管具有包括一线性模式与一饱和模式的电流-电压操作模式，且当该晶体管偏压更深入进入该饱和模式而远离该线性模式时，该晶体管的该变动压降增加。
【文档编号】G11C7/12GK103489470SQ201210190609
【公开日】2014年1月1日 申请日期:2012年6月11日 优先权日:2012年6月11日
【发明者】陈重光, 陈汉松, 洪俊雄 申请人:旺宏电子股份有限公司