专利名称：降低电路压降的集成电路的制作方法
技术领域：
本实用新型是有关于一种超大规模集成电路的领域，且特别是有关于一种提供集成电路的电源总线而降低集成电路核心中的电压降的方式。
有很多方法可以使CMOS的制作工艺提升，主要可凭借提供用于模拟电路及内存的高品质电容，或者是凭借提供可变特性的电阻而增加电路的布线能力(Routability)。这样的提升方法包括提供两层或更多的金属层，以及双倍或三倍的多晶线(Polycrystalline)层。特别是，目前的技术可提供七层或更多层的金属层来当做信号及电源的布线层。这些附加层可简化模块间的信号的布线，并且可改善模块的电源及时钟的分布。布线能力可凭借附加的金属层或凭借改善存在的多晶硅内联机(Interconnection)层而提升。
在CMOS技术中，会使用到三种型式的内联机扩散、多晶硅及金属。十年前，在CMOS设计中，第二金属层变的非常重要。而使用七层或更多层的金属层会比两层有更大的改善。铝与铜，以及此技术中所熟知的其它金属与合金都可以做为内联机的金属。如果使用某种形式的平坦化(Planarization)，其它的金属层间距(Pitch)可与最先的间距相同。当垂直拓扑(Topology)的变化变大时，金属导体的宽度及间距会增加，以至于会使垂直拓扑间的导体抗力度变的的薄弱而破裂。
第一层金属层与第二层或更高层的金属层的连接由连接孔(Via)来达成。当需要更进一步的扩散或多晶硅连结时，会需要在连接孔与接触窗(Contact Cut)之间做隔离。为了达成上述，在第二金属层与第一金属层之间会使用第一层金属环(Tab)来桥接。在过程中，在连接的两层金属层上的连接孔的周围通常需要金属边界(Border)。这些金属边界可确定与金属层做适当的连接，并且能避免电位连接时断时续。
如果没有适当地处理及适当的量测，大部分具有大量晶体管及高I/O信号接口的极高速度操作的IC会面临核心电源供应电压的压降(Drop)问题。在此要说明的是“I”相当于电流，而“R”相当于电阻，而I×R的乘积就相当于电压降。然而，当设计者考虑到压降因素时，通常会同时考虑电流及电阻两个效应。一般而言，尺寸的缩小可以使器件的效能增加、降低成本及增加产品寿命(Life Cycle)，然而当尺寸缩小后，如何维持稳定的电源变化在一个小的范围内，就变的更加重要。在典型的IC情况中，I/O接口的数目是固定的，然而，功率消耗及热产生会由于增加的功能及其相对应的增加的晶体管而增加。此外，当使用低供应电压时，不希望产生的压降问题会变的更严重。例如，IC操作于1.8伏特时，甚至小的压降就会使IC无法正常运作。此外，甚至电源供应的噪声也会使以这样的低电压操作的IC无法正常运作。
本实用新型的这些及其它的目的可凭借提供电源至使用电源总线及狭长带(Strip)形成于输入/输出(I/O)焊垫(Pad)(如数据I/O焊垫及多重电压I/O焊垫)上的集成电路而达成。在本实用新型的实施例的例子中，所公开的集成电路包括电源供应I/O焊垫及数据I/O焊垫，其由沉积导体(Deposited Conductor)所组成。沉积导体通常为如铝(Al)、钨(W)或此技术中所熟知的其它导体的金属。电源供应I/O焊垫连接至电源总线，而数据I/O焊垫连接至集成电路内的电路。此外，所形成的狭长带沉积导体紧邻于数据I/O焊垫，其中狭长带沉积导体连接至电源总线上的多重点。以此方式，集成电路内会发展成多重并联路径，以散布电路内的电源。在本实用新型的另一个实施例中，关于多重电压I/O焊垫所采用的是相似的方法。
在本实用新型的另一个实施例中，所提供的电源总线当做交叉的导电走线(Conductive Trace)的格状(Grid)。经过此格状，核心逻辑的距离可显著的减少，因此有害的压降也会显著的降低。在本实用新型的另一个实施例中，所提供的正及负电源总线位于多重金属层IC的不同的层上。在本实用新型的另一个实施例中，所提供的位于不同层上的正及负电源总线中，这样的总线会组成当做并联走线，以至于会增加相对应的耦合电容。此增加的耦合电容会凭借使电源供应上的噪声效应最小化而改善送到集成电路的电源的完善性。在本实用新型的又另一个实施例中，使电源总线位于多重金属层集成电路的最低的层上。凭借使电源总线位于较低的层上，可避免在接线连结过程(WireBonding Process)期间所产生的短路及其它的损坏，这是因为相对应于接线连结的聚集的压力在接近顶端层处最糟，而在较低层处分布的很稀疏。
本实用新型叙述具有改善的电源总线的一种集成电路，其可以降低送到集成电路的供应电源的压降。此外，本实用新型所提供的电源总线可以降低电源总线本身上的噪声。有助益的是，本实用新型的电源总线不会损害制造能力、测试能力及可靠度。由底下的图式及详细的叙述将使这些及其它的优点清楚的了解。
图1绘示的是根据本实用新型的一实施例例子的多层集成电路的半导体器件的截面图；图2绘示的是根据本实用新型的一实施例的伴随输入/输出结构的封装集成电路的上视图；图3绘示的是根据本实用新型的一实施例的用于形成来自数据焊垫及多重电压焊垫的总线的金属层布局的图；图4绘示的是根据本实用新型的一实施例的用于使用多重金属层的电源总线的金属层布局的图；图5绘示的是根据本实用新型的一实施例的用于七层金属布局的金属层的示意图。标号说明102区域(Box)103a、103b、103c、103d半导体器件104，452第一金属层106，454第二金属层108，456第三金属层110接触窗112，114介电窗116、118、120、122介电层124焊垫200集成电路(IC)
202壳(Casing)204核心逻辑206、208、210、212接脚214金属线216、304a、304b、308a、308b电源总线302，402VDD I/O焊垫306，406VSS I/O焊垫310数据I/O焊垫312a、312b、312c、314a、314b、314c狭长带404正电源总线408负电源总线410VDD狭长带412VSS狭长带414，416导电走线(Conductive Trace)418区域420连接孔458第四金属层460第五金属层462第六金属层464第七金属层新的处理器(有时称为中央处理单元(Central Processing Unit，简称CPU))持续发展成更高的时钟频率且增加功能。例如精简指令集计算(Reduced Instruction Set Computing，简称RISC)架构因为高工作时钟频率所产生的输入/输出(I/O)时序问题，会增加互连及封装系统的复杂度。现今动态随机存取内存(Dynamic Random Access Memory，简称DRAM)器件、静态随机存取内存(Static Random Access Memory，简称SRAM)器件、以及电子可编程只读存储器(ElectricallyProgrammable Read-Only Memory，简称EPROM)器件具有增加存储容量及降低数据存取时间的发展趋势，与快速的微处理器发展并驾齐驱。我们可以这么说，这些微处理器及内存的要求是驱动IC器件技术的动力。最近几年来，随着制造厂商间的竞争增加，推出这些新IC器件的速率已大幅增加。早一步采用新的IC产品可使系统制造厂商能评估在自己的系统中的这些IC器件的性能。这可使系统制造厂商能尽早销售具有新特性的系统，以满足市场需求。为了满足速度/性能的挑战，互补金氧半导体(Complementary Metal OxideSemiconductor，简称CMOS)器件技术已由如双载子CMOS(BiCMOS)等较新的技术所取代。此技术为CMOS技术及双载子器件技术的结合。另一方面为了满足增加的速度及功能的挑战，设计及制作工艺技术也转变为次微米技术。B.多重(Multilevel)内联机(Interconnect)设计随着集成电路的复杂度及尺寸的增加，多重内联机设计已变的非常复杂。内联机设计的挑战就是使电路的效能增加到最大。此可凭借使传播延迟最小化及使晶粒上的内联机的布局最佳化而达成。两个需求必须同时满足而无损于任一个。
当内联机尺寸缩小时，由于来自内联机的寄生电容所产生的传播延迟为损害先进IC的速度效能的一个主要原因。此外，晶粒尺寸的增加会使内联机长度变的非常长，而导致更高的内联机电阻及电容。这些非常长的内联机长度会使送到IC电路(特别是核心IC电路)的供应电压降低而产生不想要的压降。革新的设计技术需要使用电性较佳的内联机及介电材质，以降低传播延迟及压降。
内联机布局可凭借利用设计规则及装构密度(Packing Density)而连接全部的必要器件于晶粒上来反映出设计者运用可用的晶粒面积的技巧。预先设计与测试过的电路建造方块及功能强大的计算机辅助设计(Computer-Aided Design，简称CAD)工具有助于降低设计上的努力，并且可促进用于制造的设计的转变。所写的规则用来决定方块间及方块内的连接的最好的布线结构。内联机布局设计在规划已知器件的设计规则的架构中完成。这些设计规则可确保产品在指定的限制内为有作用的。当定义产品的设计规则时，必须平衡产品及制作工艺的需求。来自制作工艺发展、制造、以及可靠度群组的响应会不断地试图确保不违反设计规则。如果由于制作工艺极限而违反了设计规则的话，则必须要小心加以评估。
IC设计的目标就是发展出能提供想要使用的器件的设计而不会降低制造能力的等级。更有用的就是发展出有助于高容量制造的设计。当可制造时，也必须可测试。发展阶段的设计的测试能力及在产品取样阶段期间的问题的纠错设计能力都是必须的。重要的是，修正设计的问题所需的时间，对高效率量产的成功是非常重要的。
内联机布局会影响到整个IC设计程序的许多方面。例如，如果有布局连接错误，则器件将不会顺利运作。为了测试是否任何的内联机布局结构可产生有作用的电路，必须发展出布局选取及验证的方法。当内联机布局结构较易受到因内联机的安排及布线所产生的较高缺陷密度的影响时，内联机布局结构也会降低制造期间的晶粒合格率及可靠度。C.IC截面集成电路可分成三个区域，包括主动区、隔离区、以及内联机。本实用新型包含沉积于集成电路100的层中的金属在不同层(Inter-Layer)与同层(Intra-Layer)之间的连接。在主动区内，集成电路包括晶体管及长于半导体晶圆上的其它主动器件。为了完成有作用的电路，以预定方式来互相连接各种晶体管及其它的主动器件是重要的。图1可用来增加半导体器件如何长于半导体晶圆上及如何使用多重金属层来连接半导体器件的了解。如图1所显示，显示于区域(Box)102内的一些半导体器件已长于半导体晶圆上；此区域为主动区的一部分。显示于区域102之中的是半导体器件103a-d。半导体晶圆上所长成的半导体器件103a-d使用熟悉此技术者所熟知的沉积技术。每个介电层116、118、120及122经过平坦化，以改善微影(Lithography)及金属阶梯覆盖能力(Step Coverage)，这些介电层为隔离区的一部分。在介电层中的接触窗(Contact)110及介电窗(Via)112，114为打开的，并且填满金属。在一些实施中，介电窗由钨(W)或铝(Al)所填满，然而其它的金属也合适。因为没有单独一个层能有效满足金属内联机的所有的严格需求，所以当每层有特定的使用时，金属层包括许多薄膜(Film)。金属接触窗沉积当作图1中称为M1104的第一金属层。同样地，会沉积第二金属层M2106；最后，会沉积第三金属层M3108。顶端层(在此例中的第三层)会曝光而形成焊垫(Pad)124，之后焊垫124会用来放置连结接线(Bond Wire)，而依序与封装导线连接。虽然熟知此技术，但是阻障金属层(Barrier Metal Layer)(未显示)有时需要防止铝与其它相邻层交互作用。此外，为了降低金属层的反射比，也会使用防反射涂布(Antireflective Coating，简称ARC)层(未显示)。如果未使用ARC层，金属表面的高反射会使通常用于光阻曝光过程期间的紫外光扭曲。此扭曲会导致光阻材质的连结，而且更会导致临界尺寸的控制变差。虽然图1所描述的截面例子受限于某方面，但是此技术的一个技巧就是了解到如显示的具有一个焊垫124的三层例子可延伸为更多的金属层。例如，目前的技术一般使用超过七个金属层。
要指出的是为了提供许多金属内联机与半导体器件间的连接路径，晶粒上会有数百个数千个接触窗110及介电窗112，114。在这些介电窗的制作工艺中，在介电层116、118、120及122中需要形成相对应的开口(Opening)。要注意的是需要精确地放置介电窗，并且任何校准错误会损害集成电路的适当运作。要说明的是为了表示此校准错误，图1中的介电窗及金属并未精确地校准。
当CMOS技术转变为次微米尺寸时，由于比例缩小(Scaling)的一些内在的限制变的更为重要。虽然器件技术已比例缩小，但是因为增加的系统需求，所以电源供应并未同样地比例缩小。当操作电压未比例缩小时，电场的增加会产生除了别的之外的可靠度的问题，这是由于热载子的因素。称这些载子为“热”的原因是因为电子增加极大量的动能且注入到栅极氧化层而产生电荷捕捉(Charge Trap)。由热载子所造成的退化(Degradation)以不稳定的晶体管临界电压(ThresholdVoltage)、栅极氧化层带电荷、以及栓锁等形式显示。使用较低的工作电压(如1.8伏特)会使热载子的问题降低到某个范围，但是相关的噪声边限及驱动能力的问题仍然存在。当内联机及电容负载未呈线性地比例缩小时，则必须增加驱动电流，才能更提升速度的效能。D.比例缩小下降(Downward Scaling)为了提供消费者更大的器件特征及应用，IC设计永远存在的挑战就是在单芯片上包含更多的晶体管。特征尺寸的比例缩小下降可使电路速度及封装密度增加。这样也会降低功率消耗。比例缩小下降对于晶体管、内联机、以及可靠度参数会有显著的负面效果。当尺寸比例缩小而操作电压比例不缩小时，这些会导致不同的短信道效应。在CMOS电路中，比例缩小会形成可导通且产生所谓的栓锁的寄生双载子晶体管，其会损坏IC。
当内联机尺寸降低且时钟频率增加时，电阻电容的时间延迟变成达成高速电路的主要障碍。内联机技术会是实现器件速度、装构密度(Packing Density)、以及可靠度的电位改善的频颈，这是因为器件参数的比例缩小下降。从设计上的观点，内联机的比例缩小为处理电阻及电容而保持电路速度的挑战。当器件技术变的更小时，金属薄膜的电流(I)及电阻(R)会对于达成想要的速度及稳定度效能规格造成严重的限制。此电流(I)及电阻(R)的问题一般称为压降的问题。当然，I、R乘积为电压降(也就是V＝I·R)。
尺寸比例缩小下降的另一个主要方面的影响为内联机的可靠度。在细金属线中所增加的电流密度及较高的接触电阻会使铝的内联机更易受到电致迁移(Electromigration，简称EM)、应力孔洞(StressVoiding)及龟裂损坏(Cracking Failure)与上述提到的压降的影响。
为了增加器件速度及增加装构密度，会降低晶体管的几何外观。在此降低制作工艺期间的首要目标就是确定较小器件中的电场参数与较大器件中的电场参数相等。必要地，内联机的物理及电子参数应该适当地比例缩小降低(因为比例缩小会导致电场增加)，以保持电场常数的方向及大小。此结果会增加器件的速度。在理想的比例缩小情况中，所有的几何外观及操作电压会凭借比例缩小因子(1/S)而比例缩小下降，而基板掺杂则需为S倍增加，在此的S大于1。因为比例缩小，所以电场几乎没有改变，因此可防止速度饱和及载子加热。在理想的比例缩小情况中，器件变的较快，会使功率消耗与门极延迟降低，并且会改善装构密度。
不幸的是，在真实世界中，当使晶体管比例缩小时，因为设计者不想或不能改变操作电压，所以操作电压有时仍需保持相同。例如，设计者可能不想要从3.3伏特改变到1.8伏特的设计。在更另一种情况中，使电压比例缩小下降是不可行的。例如，使用1.8伏特时，使电压更比例缩小下降是不可行的。E.内联机电阻IC上的内联机有很多功能且可分为两个群组。首先，区域(Local)内联机会用来连接非常靠近的一群主动与被动元素。一般而言，这些为细且密的装构金属线。第二，总体(Global)内联机会用来连接不同的电路元素。这些内联机会限制器件的完善的电源供应且为本实用新型的主题。因为它们有不同的应用，所以对于这些考虑因素的每一个的设计规则都不相同。内联机除了运送电流到主动区之外，也当做封装金属化的接口。运送大量电源的最上面的金属线通常较宽且较厚，因而电阻也会降低。总体内联机的间距及长度取决于存储单元(Cell)尺寸及每个存储单元所需的布局。内联机电阻会随着长度增加及截面积降低而增加。此外，金属线的截面积会由于制作工艺变化而降低，而使内联机的电阻增加。为了增加晶体管的装构密度，特征尺寸会比例缩小下降且晶粒尺寸会增加。当晶粒尺寸增加时，总体内联机的长度也会增加。线长也会使电阻增加，因此会有较大的压降。F.I/O结构输入及输出结构(统称为输入/输出(I/O)结构)的考虑，需要对电路设计十分内行。I/O结构中的重要考虑因素为焊垫及焊垫尺寸。决定焊垫尺寸的主要考虑因素为使最后能连到焊垫的连结线尺寸最小化。焊垫尺寸通常为100到150平方微米的等级。焊垫位置的考虑通常是受限于“核心限制(Core-Limited)”或“焊垫限制(Pad-Limited)”。在核心限制的设计中，芯片的内部核心会根据芯片的尺寸而决定薄焊垫所需的尺寸。在这样的设计中，I/O电路放置于焊垫的任一侧。而在焊垫限制的设计中，I/O电路朝向芯片的中心放置。
集成电路上的输入/输出(I/O)连接可分为三种型式电源供应I/O、多重电压I/O、以及数据I/O。如图2所显示，集成电路(IC)200包含核心逻辑204，通常为塑料或陶瓷的壳(Casing)所覆盖。IC200的外部连接经过接脚206、208、210及212来达成。如图2所显示，接脚206将正电源供应送到核心逻辑。此正电源供应通常称为VDD。自接脚206的连接通常使用IC200内的金属线214来达成。此外，所形成的电源总线216会包围核心逻辑204。此处的核心逻辑204所需要的VDD，自电源总线216的连接而达成。同样地，接脚208将负电源供应送到核心逻辑。此负电源供应通常称为VSS。本实用新型公开的从头到尾的电压有时叙述为正或负，然而要重要指出的是这样做会很清楚且很方便。熟悉此技术者将会了解到所述的正及负电压可叙述为电位的及更可叙述为电位的大小(也就是绝对值)的相对应项。因此，熟悉此技术者将了解到正电压为高电压，而负电压为低电压。这些及其它的变化会使熟悉此技术者更能了解。为了避免图2杂乱，负电源总线及其连接并未显示，然而负电源汇流的形成方式与正电源汇流的形成方式相似。熟悉此技术者应了解到不想要的压降在核心逻辑的中心最糟。因为核心逻辑的中心离负及正电源总线最远，所以此可以直觉地知道。因此，相对应的电阻为最高且需要的拖曳电流也最高。
在发展集成电路中，一个如IC200的集成电路与可能以不同的电压操作的另一个IC做接口常是必要的。例如，此处的IC200的核心逻辑以1.8伏特操作，IC200仍然需要与以3.3伏特或甚至5伏特操作的其它IC做接口。因此，多重电压I/O210会将适当的电压送到不同的输入缓冲器或用于数据I/O212的输入阶段的需要。数据I/O接收输入且将输出送到IC200外部的其它IC。因此可知当IC的功能增加时，会想要增加数据I/O的数目，以至于能与所有增加的功能做接口。然而如上述所讨论的，虽然功能增加(例如经过比例缩小)，但是降低有害的压降同样是必要的。可降低压降的一种方式就是增加电源供应接脚206及208的数目。此会在数据I/O与电源供应I/O间获得折衷(Tradeoff)。然而本实用新型会消除或至少降低考虑到此折衷时的需求。
从晶粒功率消耗的最坏情况的评估及从提供好的电源电压的考虑因素中，可计算出电源及接地总线的宽度。可使用多重电源及接地焊垫来降低噪声。其它的设计可放置最小的电路电压(VSS)当做最外的轨迹。VDD及VSS焊垫包含连接至适当的总线的三明治式的金属焊垫层。两级金属制作工艺具有足够好的交错(Crossover)，且足以提供用于连接的大量的介电窗。较佳而言，分离的内部VDD及VSS供应连接应该做在内部电路中。脏及干净的VSS连接应该为金属的欧姆连接。I/O晶体管应该自并联的较小晶体管建造而得。G.数据I/O及多重(Multi-Level)I/O上的金属狭长带(Strip)公知技术企图凭借提供更多的电源供应接脚来降低压降，借此能提供核心逻辑204的并联电流路径。本实用新型避免了麻烦的解决方案，取而代之的是利用数据I/O及多重电压I/O不需要运送很多电流的事实，以使得较薄的I/O焊垫仍然保持且完全有用的。虽然三种型式的I/O运送的电流量非常不同，但是它们的焊垫的金属量相似。当解决压降的问题时，本实用新型会由用于多重电压I/O及数据I/O的焊垫的外表部分而形成狭长带。然后这些狭长带会连接到使用VDD及VSS的正及负的电源供应总线。如图3所显示，VDD I/O焊垫302用来将正电源送到电源总线304a及304b。此外，VSS I/O焊垫306用来将负电源送到电源总线308a及308b。这些连接可使用此技术所熟知的方法来达成。图3更显示，所形成的数据I/O焊垫310相似于VDD I/O焊垫302及VSS I/O焊垫306，然而具有较窄的金属接触点的数据I/O焊垫310可适当的作用而不会有危害的效果。因此，本实用新型配置狭长带312a及314a，从数据接触点而分别并联连接到电源总线304a及308a。回想降低压降的公知技术方法增加电源供应接脚的数目。此公知技术解决的结果就是提供将电源送到集成电路的并联路径。狭长带312a及314a只会提供相似的效能而不需提供更多的电源输入接脚。因此更多的接脚可用于凭借允许更多的数据I/O所增加的功能。如所述，这些狭长带312a及314a会提供电源总线间的并联连接，因此会降低核心逻辑的压降。相似的狭长带可形成于正及负的多重电压焊垫，以至于更能提供电源供应的并联路径。这些分别显示为312b、314b、312c及314c。H.图4的叙述有害或不想要的压降在本实用新型中可进一步的下降，凭借提供与核心逻辑的中心交叉或接近核心逻辑的中心的格子状(Grid-type)的电源总线。如图4所显示，VDDI/O焊垫402连接至正电源总线404。本实用新型的电源总线404与公知技术不同，这是因为其用来当做导电走线(Conductive Trace)414及416的交叉格状。如图4所显示，导电走线414及416以垂直及水平的方式而形成，以至于它们与核心逻辑的中心交叉或接近核心逻辑的中心(如区域418到连接孔(Via)420所显示)。因为公知技术的总线有时会在核心逻辑的周围提供无效的环(Ring)，所以本实用新型与核心逻辑的中心交叉或接近核心逻辑的中心将有所助益，借此可提供从VDD电源总线的有效的较短路径。因此，相对应的压降会比公知技术明显地减少。在本实用新型的一个实施例中，以格状形式所形成的电源总线404会具有许多的交叉的垂直及水平走线。因此，核心逻辑的中心及集成电路的其它部分具有许多连接至VDD电源总线404的紧密的可用路径。在本实用新型的更另一个实施例中，所提供的相似的负电源总线408会经过VSSI/O焊垫406而形成格状。图3中所述的电源狭长带更进一步于图4中显示为VDD狭长带410及VSS狭长带412。如先前所述，这些狭长带会提供并联的电流路径，以至于能降低有害或不想要的压降。
本实用新型更进一步的优点是当以并联的方式安排电源总线404，406时，会使耦合电容增加。因为这样的耦合电容增加会有助于提供较干净且较未扭曲的电源，所以电源总线上这样的耦合电容增加是所想要的。更进一步的耦合电容可凭借提供电源总线于多层上而达成，以提供三明治式的耦合电容。例如，如图5所显示，VDD电源总线可由第1层金属层M1452及第3层金属层M3456提供，而VSS电源总线可由第2层金属层M2454及第4层金属层M4458提供。此三明治式的电容效应更能提升送到集成电路的电源供应的完善性。
在不想要的RC效应的讨论中，以下要注意的是大的导电走线可改善高频的信号。因此，当实施本实用新型时，避免降低高频信号路径的导电区域是重要的。然而在此处遭受到低频信号时，本实用新型不会产生有害的效应。此外，要说明的是多重电压I/O会产生非常低电流的DC信号，以使得在导电走线中的降低不会产生任何有害的效应。因此，本实用新型可广泛地适用于多重电压I/O。
当多层应用中，由最低金属层提供电源总线时，已发现可提升可靠度且可降低误差。如图4及图5所显示，VDD电源汇流404排由第二金属层M2454提供，而VSS电源总线408由第一金属层M1452提供。其它层也合适，然而本实用新型的实施例中避免使用最顶端的层(也就是M7464及M6462)当做电源总线。当施加连结压力于I/O焊垫时，这些层较不能符合所想要的，这是因为在最顶端层会产生短路或其它的损坏。然而重要的是，本实用新型可实现于任何层上。在此所提供的指导有关于实用新型者所做的观察。此处有关于连结线、施加压力、以及短路的问题不是关心的所在，本实用新型可实现于顶端层上。当技术发展而能避免这些问题时，会较少关心到关于短路的问题。此外，凭借避免直接在焊垫下用金属装配也可以避免短路。在此情况中所指定的布局及设计规则就是提供完全有用的电路，而能避免短路或其它的损坏。
本实用新型的教导适合于其它情况的型式，特别是此处的并联电子路径可使效能改善。
上述的本实用新型的特定实施例已表示出图式及说明书的目的。虽然本实用新型已以精确的型式公开于上，然其并非用以限定本实用新型。在不脱离本实用新型的范围内，可按照上述的教导做许多可能的润饰与更动。为了能更佳解释本实用新型的原理及其实际的应用，所选择及叙述的实施例因而能使其它的熟悉此技术者可以各种润饰的更佳利用的本实用新型及不同的实施例来当做适合于仔细考虑过的特定使用。
权利要求1.一种降低电路压降的集成电路，其特征在于包括一第一型式的一I/O焊垫，由沉积导体组成，其中该第一型式的该I/O焊垫连接至该集成电路上的一第一点；一狭长带沉积导体，紧邻于该第一型式的该I/O焊垫，其中该狭长带沉积导体连接至该集成电路上的一第二点。
2.如权利要求1所述的降低电路压降的集成电路，其特征在于其中该第一型式的该I/O焊垫选自由一数据I/O焊垫一多重电压I/O焊垫及一电源供应I/O焊垫所组成的一群组。
3.如权利要求1所述的降低电路压降的集成电路，其特征在于其中该第一型式的该I/O焊垫提供电源至一核心电路。
4.一种降低电路压降的集成电路，其特征在于包括一电源供应I/O焊垫，由沉积导体组成；一电源总线，连接至该电源供应I/O焊垫；一数据I/O焊垫，由沉积导体组成；一电路，连接至该数据I/O焊垫；一狭长带沉积导体，紧邻于该数据I/O焊垫，其中该狭长带沉积导体与该电源总线有复数个连接点。
5.如权利要求4所述的降低电路压降的集成电路，其特征在于其中该电源总线提供电源至一核心电路。
6.如权利要求4所述的降低电路压降的集成电路，其特征在于其中该电源总线组成当做沉积导体的一交叉格状。
7.一种降低电路压降的集成电路，其特征在于；包括一电源供应I/O焊垫，由沉积导体组成；一电源总线，连接至该电源供应I/O焊垫；一多重电压I/O焊垫，由沉积导体组成；一电路，连接至该多重电压I/O焊垫；一狭长带沉积导体，紧邻于该多重电压I/O焊垫，其中该狭长带沉积导体连接至该电源总线上的多重点。
8.如权利要求7所述的降低电路压降的集成电路，其特征在于其中该电源总线提供电源至一核心电路。
9.如权利要求7所述的降低电路压降的集成电路，其特征在于其中该电源总线组成当做沉积导体的一交叉格状。
10.如权利要求7所述的降低电路压降的集成电路其特征在于其中该集成电路由多重金属层组成，其中该电源供应I/O焊垫及该电源总线位于不同的层上。
专利摘要一种用于IC中的电源总线即降低电路压降的集成电路，其组成当做格状(Grid)，而且其由使用形成于如数据I/O焊垫(Pad)及多重(Multi－Level)电压I/O焊垫的I/O焊垫上的狭长带(Strip)所组成。所公开的IC包括电源供应I/O焊垫及数据I/O焊垫，其由沉积导体(Deposited Conductor)所组成。电源供应I/O焊垫连接至电源总线，而数据I/O焊垫连接至电路。所形成的狭长带沉积导体紧邻于数据I/O焊垫，其中狭长带连接至电源总线。集成电路内会发展成并联路径，以散布电路内的电源。关于多重电压I/O焊垫所采用的是相似的方法。电源总线用来降低压降，并且使送到集成电路内的核心逻辑有较佳的电源供应。
文档编号H01L23/50GK2565153SQ0223079
公开日2003年8月6日 申请日期2002年4月17日 优先权日2002年4月17日
发明者李耿民, 曹云翔 申请人:威盛电子股份有限公司