专利名称：包括互连级的集成电路的制作方法
包括互连级的集成电路
背景技术：
在集成电路中，电流典型地经由布线区域内的连接路径(例如经由接触通孔电耦合的互连级的连接布线)从诸如电池引脚的外部引脚流入诸如场效应晶体管(FET)的漏极的半导体器件端子。在半导体功率器件应用中，大电流必须经由互连级从外部引脚引导到半导体器件端子。为了满足半导体功率器件的可靠性和功耗能力的需求，对于满足这些需求的互连级设计存在需要。由于这些和其他原因，需要本发明。
发明内容
根据集成电路的一个实施例，集成电路包括上互连级，该上互连级包括连续上互连区域，该连续上互连区域包括多个上接触孔。集成电路还包括下互连级，该下互连级包括连续下互连区域，该连续下互连区域包括多个下接触孔。第一接触通过下接触孔延伸到上互连区域且第二接触通过上接触孔连接到下互连区域。根据集成电路的另一实施例，集成电路至少包括第一、第二、第三和第四互连级。 第一互连级包括电耦合到半导体基板内形成的半导体器件的第一端子的多个第一互连区域且还包括电耦合到半导体器件的第二端子的多个第二互连区域。第二互连级包括第三互连区域，该第三互连区域包括多个第一孔。第三互连级包括第四互连区域，该第四互连区域包括多个第二孔。第四互连级包括第一接触区域和第二接触区域，该第一接触区域经由第四互连区域和通过第三互连区域中的多个第一孔延伸的第一接触电耦合到第一互连级的第一互连区域，该第二接触区域经由第三互连区域和通过第四互连区域中的多个第二孔延伸的第二接触电耦合到第一互连级的第二互连区域。当阅读下面的详细描述且参考附图时，本领域技术人员将意识到附加特征和优
点ο
附图被包括以提供实施例的进一步理解，附图结合到本说明书中且构成本说明书的一部分。附图示出实施例且与说明一起用于解释实施例的原理。将容易意识到其他实施例和实施例的很多潜在优点，因为通过参考下面的详细描述，它们将变得更好地理解。附图的元件不必彼此相对地按比例绘制。相似的参考标号指示相应的类似部分。从参考附图的下面的描述将显见实施例的特征和优点。附图不必按比例绘制，而是重点强调原理。各种示出的实施例的特征可以以任意方式组合，除非它们彼此排斥。图IA说明根据一个实施例的集成电路的上互连级和下互连级的一部分的顶视图。图IB说明图IA的上互连级的顶视图。图IC说明图IA的下互连级的顶视图。
图ID说明沿着图IA的线A-A，的剖面图。图IE说明沿着图IA的线B-B，的剖面图。图2A说明根据另一实施例包括第四互连级的集成电路的一部分的示意性顶视图。图2B说明沿着图2A的线C-C，的剖面图。图2C说明沿着图2A的线D-D，的剖面图。图2D说明图2B中说明的集成电路的一部分的示意性顶视图。图2E说明图2C中说明的集成电路的一部分的示意性顶视图。
具体实施例方式图IA说明根据一个实施例的集成电路100的上互连级105的一部分的顶视图。上互连级105包括连续上互连区域110。上互连区域110包括其中的多个接触孔115。集成电路100还包括通过虚线示意性说明的下互连级125。上互连级105和下互连级125在图IA的示意性说明中叠加。为了在与上互连级105相关的所示元件和与下互连级125相关的所示元件之间更好地区分，虚线用于说明与下互连级125相关的元件且实线用于说明与上互连级105相关的元件。下互连级125包括连续下互连区域130。下互连区域130包括在其中形成的多个下接触孔135。第一接触140通过下接触孔135延伸到上互连区域110。第二接触145通过上接触孔115延伸到下互连区域130。根据一个实施例，第一接触140中的每一个与下互连区域130电绝缘且包括由下互连级125的材料形成的一部分。同样，第二接触145中的每一个与上互连区域110电绝缘且包括由上互连级105的材料形成的一部分。根据一个实施例，第二接触145中的每一个电耦合到布置在上互连级105上方的接触区域，接触区域的厚度至少是下互连级125 (图IA中未示出)的厚度的5至30倍。作为示例，接触区域可以通过对诸如Cu层的功率金属化层进行构图形成。当在此使用时，术语“电耦合”并不意味着元件必须直接耦合在一起而是可以在 “电耦合”元件之间提供居间元件。根据一个实施例，功率金属化层可以具有3Mffl和50Mffl之间的厚度。根据另一实施例，上互连区域110电耦合到布置在下互连级125下方的互连级的多个第一导线且下互连区域130电耦合到布置在下互连级125下方的互连级的多个第二导线，第一和第二导线交替地布置。作为示例，第一导线可以电耦合到半导体器件的一个端子，诸如例如金属氧化物半导体FET (M0SFET)、横向双扩散MOSFET (横向DM0S)、垂直DM0S、 绝缘栅双极晶体管(IGBT)的FET的源极/漏极端子或者诸如ESD (静电放电)保护器件的二极管的阴极/阳极端子，且第二导线可以电耦合到半导体器件的第二端子，诸如FET的源极/漏极端子中的另一个或二极管的阳极/阴极端子中的另一个。根据一个实施例，下接触孔135和上接触孔115以偏移图案布置。在图IA中示出的实施例中，上接触孔115的图案对应于下接触孔135的图案，但是从其偏移。在图IA中用于说明目的的图案中，上接触孔115规则地彼此布置，沿着第一横向方向150的上接触孔115的节距(pitch) P1等于沿着与第一横向方向150垂直的第二横向方向155的上接触孔 115的节距Pl。同样，沿着第一横向方向150的下接触孔135的节距对应于沿着第二横向方向155的下接触孔135的节距，该节距等于上接触孔115之间的节距Pl。应当注意，图IA 的上和下接触孔115、135的图案仅用于说明目的。可以使用不同于图IA中示意的上和下接触孔的图案。上接触孔的图案还可以不同于下接触孔的图案，例如，上互连区域110可以包括比下互连区域130更多或更少的接触孔。而且，上和下接触孔的形状可以不同于仅用于说明目的的图IA的方形形状。图IB说明包括穿透上互连区域110的第二接触145和上接触孔115的图IA的上互连级105的顶视图。图IC说明包括穿透下互连区域130的第一接触140和下接触孔135的图IA的下互连级125的顶视图。图ID说明沿着图IA的线AA’的剖面。第二接触145的底面电接触下互连区域 130。通过上互连区域110中的上接触孔115延伸的第二接触145中的每一个包括三个部分。下互连区域130和上互连区域110之间的底部160，作为上互连级105的一部分的中部 165以及中部165上的顶部170。顶部170电接触布置在上互连区域110上方的互连区域。 作为示例，顶部170可以电接触功率金属接触区域。顶部和下部例如均包括诸如W、Al、Ti 、AlSiCu的导电材料。图IE说明沿着图A的线BB’的剖面。第一接触140的顶面电接触上互连区域110。 通过下互连区域130中的下接触孔135延伸的第一接触140中的每一个包括三个部分下互连区域130和上互连区域110之间的顶部180、作为下互连级125的一部分的中部185以及中部185下方且与中部185接触的底部190。根据一个实施例，底部与布置在下互连区域 130下方的互连级电接触(例如，使用在该互连级中形成的金属线)。根据另一实施例，底部与在半导体基板的表面形成的半导体器件的端子(例如，FET的源极/漏极或ESD保护器件的阴极/阳极)电接触。图ID中说明的底部160和图IE中说明的顶部180可以同时即在相同的制造工艺中形成。包括诸如Si02、Si3N4的一个或多个电绝缘材料的介电结构布置在图1A-1E和图 2A-2E (在图中未示出)中说明的元件之间。图1A-1E中说明的实施例以及图2A-2E中说明的实施例涉及允许增加半导体器件的可靠性和功耗能力的互连级设计。由于可用于相应半导体器件的互连级中的金属化区域的减小的损耗，可以经由互连级在半导体基板和外部芯片引脚之间有效地引导在半导体器件的第一端子和第二端子之间流动的电流。因为互连级的互连区域包括使用诸如氧化硅的介电材料填充的多个孔，包括互连级和介电夹层的布线区域的机械稳定性可以改善。作为示例，例如在芯片结合期间，布线区域可以对于其上施加的机械应力较不敏感，且因而机械应力的劣化(例如应力引起的短路)可以被抵消。图2A是根据另一实施例的集成电路200的第四互连级250的一部分的顶视图。第四互连级250包括第一接触区域251和第二接触区域252。在一个实施例中，在第一和第二接触区域251、252中的每一个上形成一个或多个结合引线。作为示例，第一 /第二接触区域251、252可以是用于在集成电路200的半导体基板内形成的半导体器件的源极/漏极或阴极/阳极的接触区域。根据一个实施例，第四互连级是功率互连级。功率互连级例如可以具有3Mm和50Mm之间的厚度，且例如可以由包括诸如Cu、Al、AlSiCu的金属或金属合金的导电材料形成。图2B说明沿着图2A中示出的集成电路200的第一接触区域251的线CC’的剖面图。集成电路200还包括第一至第三互连级210、220、230。第一互连级210布置在包括通过诸如η型和P型半导体区域的一个或多个半导体区域形成的半导体器件的诸如硅半导体基板的半导体基板295上方。第二互连级220布置在第一互连级210上方，第三互连级230布置在第二互连级220上方且包括第一接触区域251的第四互连级布置在第三互连级230上方。第一互连级210包括经由诸如包括例如W、Al、Ti的导电材料的接触插塞的下级间接触213电耦合到在半导体基板四5内形成的半导体器件的第一端子212的多个第一互连区域211。根据一个实施例，第一端子212是诸如M0SFET、横向DM0S、垂直DM0S、IGBT的 FET的源极和漏极之一。根据另一实施例，第一端子212是诸如ESD保护器件的二极管的阳极和阴极之一。根据另一实施例，第一端子212是另一半导体器件的一个端子。第一互连级210还包括经由下级间接触213’电耦合到半导体器件的第二端子216 的多个第二互连区域214。根据一个实施例，第二端子216是诸如M0SFET、横向DM0S、垂直 DMOS,IGBT的FET的源极和漏极中的另一个。根据另一实施例，第二端子216是诸如ESD保护器件的二极管的阳极和阴极中的另一个。第二互连级220包括第三互连区域221。第三互连区域221包括多个第一孔235。 第三互连区域221经由接触观9与第二互连区域214电耦合。而且，第三互连级包括第四互连区域231。第一接触区域251经由第四互连区域231电耦合到第一互连区域211。尤其是，通过第三互连区域221中的第一孔235延伸的第一接触MO电耦合第四互连区域231和第一互连区域211。第一接触MO的顶面与第四互连区域231电接触。通过第三互连区域221 的第一接触孔235延伸的第一接触240中的每一个包括三个部分。第三互连级230和第二互连级220之间的顶部观0、作为第二互连级220的一部分的中部观5以及位于第一互连级210和第二互连级220之间的底部四0。顶部280和底部290例如均包括诸如W、Al、Ti、 AlSiCu的导电材料。中部285和底部290可以由相同的导电材料或例如以共同处理顺序的导电材料的相同组合形成。第一接触区域251经由上级间接触观8电耦合到第四互连区域 231。图2B中说明的集成电路200的部分中，仅包括一个上级间接触观8。图2C说明沿着图2A的集成电路200的第二接触区域252的线DD’的剖面图。第三互连级230的第四互连区域231包括多个第二孔215。第二接触区域252经由第三互连区域221电耦合到第二互连区域214。具体而言，通过第四互连区域231中的第二孔215延伸的第二接触M5电耦合第三互连区域221和第二接触区域252。在图2B中说明的集成电路200的部分中，仅包括一个第二接触245和一个第二孔215。第二接触245的底面与第三互连区域221电接触。通过第四互连区域231的第二孔215延伸的第二接触M5中的每一个包括三个部分。第二互连级220和第三互连级230 之间的底部沈0、作为第三互连级230的一部分的中部沈5以及位于第三互连级230和第二接触区域252之间的顶部270。顶部270和底部260都例如包括诸如W、Al、Ti、AlSiCu的导电材料。顶部270与图2B中说明的上级间接触288使用相同的材料或相同材料组合形成。中部265和底部260可以由相同的导电材料或例如以共同处理顺序的导电材料的相同组合形成。第三互连区域221经由接触观9电耦合到第二互连区域214。接触观9由与图 2B中说明的第一接触240的底部290相同的材料或相同的材料组合形成。接触289和底部 290可以同时即通过相同的制造工艺形成。图2D说明图2B中说明的集成电路200的一部分的示意性顶视图。用于说明目的， 多个级叠加。通过第三互连区域221中的第一孔235，第一接触240电耦合第四互连区域231和第一互连区域211。第一接触区域251 (在图2D中未示出)经由上级间接触288与第四互连区域231电耦合。第一端子212 (在图2D中未示出)经由下级间接触213与第一互连区域211电耦合。第二端子216 (在图2D中未示出)经由下级间接触213’与第二互连区域 214电耦合。图2E说明图2C中说明的集成电路200的一部分的示意性顶视图。用于说明目的， 多个级叠加。通过第三互连区域221中的第一孔235，第一接触240电耦合第四互连区域231和第一互连区域211。第一端子212 (在图2D中未示出)经由下级间接触213与第一互连区域211电耦合。第二接触区域252 (在图2E中未示出)经由通过在第四互连区域231中形成的第二孔215延伸的第二接触245与第三互连区域221电耦合。第三互连区域221经由接触观9与第二互连区域214电耦合。第二端子216 (在图2E中未示出)经由下级间接触 213’与第二互连区域214电耦合。诸如“下”、“下方”、“下面”、“上”、“上面”等空间相对术语用于简单描述目的以解释一个元件相对于第二元件的定位。除了图中示意的取向之外的不同取向，这些术语旨在包含器件的不同取向。而且，诸如“第一”、“第二”等术语也用于描述各个元件、区域、部分等且并不旨在限制。贯穿说明书，相似的术语表示相似的元件。当在此使用时，术语“具有”、“含有”、“包括”、“包含”等是开放式术语，指示陈述的元件或特征的存在，但是不排除附加元件或特征。除非上下文明确地不同指明，冠词“个”、 “一个”和“该”旨在包括复数和单数。应当理解，除非明确地不同声明，此处描述的各个实施例的特征可以彼此组合。尽管此处已经说明和描述了特定实施例，本领域技术人员应当理解，在不偏离本发明的范围的条件下，各种备选和/或等价实现可以代替示出和描述的特定实施例。本申请旨在覆盖此处讨论的特定实施例的适应或变型。因此，旨在表明，本发明仅由权利要求及其等价限制。
权利要求
1.一种集成电路，包含至少第一、第二、第三和第四互连级；其中第一互连级包括电耦合到半导体基板内形成的半导体器件的第一端子的多个第一互连区域且还包括电耦合到半导体器件的第二端子的多个第二互连区域；第二互连级包括第三互连区域，该第三互连区域包括多个第一孔；第三互连级包括第四互连区域，该第四互连区域包括多个第二孔；第四互连级包括第一接触区域和第二接触区域，该第一接触区域经由第四互连区域和通过第三互连区域中的多个第一孔延伸的第一接触电耦合到第一互连级的第一互连区域， 该第二接触区域经由第三互连区域和通过第四互连区域中的多个第二孔延伸的第二接触电耦合到第一互连级的第二互连区域。
2.根据权利要求1所述的集成电路，其中该第一互连区域包括彼此平行延伸的第一金属线且该第二互连区域包括彼此平行延伸的第二金属线，该第一和第二金属线彼此交替地布置。
3.根据权利要求1所述的集成电路，还包含第一接触区域上的第一结合引线和第二接触区域上的第二结合引线。
4.根据权利要求1所述的集成电路，其中第四互连级包括具有3Mm和50Mm之间的厚度的金属层。
5.根据权利要求1所述的集成电路，其中第四互连级和第一互连级之间的厚度比在5 至30之间。
6.根据权利要求1所述的集成电路，其中第四互连级包括Cu。
7.根据权利要求1所述的集成电路，其中沿着横向方向的第一孔之间的节距对应于沿着相同横向方向的第二孔之间的节距。
8.根据权利要求7所述的集成电路，其中第三互连区域中的第一孔和第四互连区域中的第二孔以偏移图案布置。
9.根据权利要求1所述的集成电路，其中第一端子是FET的源极端子且第二端子是 FET的漏极端子。
10.根据权利要求9所述的集成电路，其中FET是横向DMOS功率晶体管。
11.根据权利要求1所述的集成电路，其中第一端子是二极管的阳极端子且第二端子是二极管的阴极端子。
12.根据权利要求4所述的集成电路，其中互连级的数目是4。
13.根据权利要求1所述的集成电路，其中半导体器件在半导体基板的第一有源区域内形成，且其中第三和第四互连区域中的每一个至少覆盖80%的第一有源区域。
14.根据权利要求1所述的集成电路，还包含包括硅的氧化物的多个介电夹层，且其中第一至第三互连级中的每一个包括Al。
15.根据权利要求1所述的集成电路，其中第一接触中的每一个与第三互连区域电绝缘且包括由第三互连级的材料形成的一部分，且第二接触中的每一个与第四互连区域电绝缘且包括由第四互连级的材料形成的一部分。
16.根据权利要求1所述的集成电路，其中第三和第四互连区域中的每一个是连续区域。
17.一种集成电路，包含包括连续上互连区域的上互连级，该连续上互连区域包括多个上接触孔；包括连续下互连区域的下互连级，该连续下互连区域包括多个下接触孔；通过下接触孔延伸到上互连区域的第一接触；以及通过上接触孔延伸到下互连区域的第二接触。
18.根据权利要求17所述的集成电路，其中第一接触中的每一个与下互连区域电绝缘且包括由下互连级的材料形成的一部分，且第二接触中的每一个与上互连区域电绝缘且包括由上互连级的材料形成的一部分。
19.根据权利要求17所述的集成电路，其中第二接触中的每一个电耦合到布置在上互连级上方的接触区域，接触区域的厚度是下互连级的厚度的至少5至30倍。
20.根据权利要求17所述的集成电路，其中上互连区域电耦合到布置在下互连级下方的互连级的多个第一导线，且下互连区域电耦合到布置在下互连级下方的互连级的多个第二导线，第一和第二导线彼此交替地布置。
21.根据权利要求17所述的集成电路，其中下接触孔和上接触孔以偏移图案布置。
22.根据权利要求17所述的集成电路，其中下互连区域电耦合到FET的源极且上互连区域电耦合到FET的漏极。
23.根据权利要求17所述的集成电路，其中包括上互连级和下互连级的互连级的数目是4。
全文摘要
包括互连级的集成电路。此处描述的集成电路包括上互连级，该上互连级包括连续上互连区域，该连续上互连区域包括多个上接触孔。该集成电路还包括下互连级，该下互连级包括连续下互连区域，该连续下互连区域包括多个下接触孔。第一接触通过下接触孔延伸到上互连区域且第二接触通过上接触孔连接到下互连区域。
文档编号H01L23/522GK102376710SQ201110246308
公开日2012年3月14日 申请日期2011年8月24日 优先权日2010年8月24日
发明者芬克 B., 佐杰尔 G., 吉特勒 H. 申请人:英飞凌科技股份有限公司