专利名称：延时单元电路的制作方法
技术领域：
本发明涉及集成电路领域，具体而言，涉及一种延时单元电路。
背景技术：
随着工艺的进步，集成电路的发展趋势是集成度越来越高，功耗越来越低。多芯片集成和低电源电压将会使芯片遭受越来越严重的噪声干扰。设计抗噪声抗干扰的电路已经成为了设计者必须面对的难题。许多IC芯片都需要使用延时电路。延时电路一般由一个或多个的延时单元组合而成，传统的延时单元由电阻和电容搭配，来获得所需要的RC延迟，然而一般受电源和地的噪声影响较大。
发明内容
本发明提供一种延时单元电路，用以抑制电源和地噪声对延时准确度的影响。为达到上述目的，本发明提供了一种延时单元电路，其包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第一电容、第二电容、反相器、第一滤波电路和第二滤波电路，其中第一 PMOS管的源极与电源VDD相连接，第一 PMOS管的漏极与第二 PMOS管的源极相连接，第一 PMOS管的栅极与输入电压Vin相连接；第二 PMOS管的栅极与第一滤波电路相连接，第二 PMOS管的漏极分别与第二 NMOS 管的漏极和公共连接点相连接；第二 NMOS管的漏极与公共连接点相连接，第二 NMOS管的栅极与第二滤波电路相连接，第二 NMOS管的源极与第一 NMOS管的漏极相连接；第一 NMOS管的栅极与输入电压Vin相连接，第一 NMOS管的源极接地；第一电容的第一端与公共连接点相连接，第一电容的第二端与电源VDD相连接；第二电容的第一端与公共连接点相连接，第二电容的第二端接地；反相器的输入端与公共连接点相连接；第一滤波电路，用于在上升沿滤除电源和地对延时单元电路的噪声；第二滤波电路，用于在下降沿滤除电源和地对延时单元电路的噪声。较佳的，第一滤波电路包括第一电阻和第三电容，其中第一电阻的第一端接地，第一电阻的第二端与第三电容的第一端相连接，第三电容的第二端与电源VDD相连接，第三电容的第一端与第二 PMOS管的栅极相连接。较佳的，第二滤波电路包括第二电阻和第四电容，其中第二电阻的第一端与电源VDD相连接，第二电阻的第二端与第四电容的第一端相连接，第四电容的第二端接地，第四电容的第一端与第二 NMOS管的栅极相连接。较佳的，第三电容与第一电容、第一电阻与第二 PMOS管、第四电容与第二电容、第一电阻与第一 NMOS管分别在同一量级上取值。在上述实施例中，当电源和地产生噪声时，由于第一滤波电路的存在，会过滤掉噪声，使得上升沿延时受噪声影响减小；同理，第二滤波电路也会使下降沿延时受噪声影响减小，从而抑制了电源和地噪声对延时准确度的影响。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明一实施例的延时单元电路示意图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。图1为本发明一实施例的延时单元电路示意图。如图1所示，该延时单元电路包括第一 PMOS 管 ΜΡ0、第二 PMOS 管 MP1、第一 NMOS 管 ΜΝ0、第二 NMOS 管 MN1、第一电容 CO、 第二电容Cl、反相器10、第一滤波电路和第二滤波电路，其中第一 PMOS管MPO的源极与电源VDD相连接，第一 PMOS管MPO的漏极与第二 PMOS 管MPl的源极相连接，第一 PMOS管MPO的栅极与输入电压Vin相连接；第二 PMOS管MPl的栅极与第一滤波电路相连接，第二 PMOS管MPl的漏极分别与第二 NMOS管丽1的漏极和公共连接点相连接；第二 NMOS管丽1的漏极与公共连接点相连接，第二 NMOS管丽1的栅极与第二滤波电路相连接，第二 NMOS管丽1的源极与第一 NMOS管MNO的漏极相连接；第一匪OS管丽0的栅极与输入电压Vin相连接，第一匪OS管丽0的源极接地；第一电容的第一端与公共连接点相连接，第一电容的第二端与电源VDD相连接；第二电容的第一端与公共连接点相连接，第二电容的第二端接地；反相器的输入端与公共连接点相连接；第一滤波电路，用于在上升沿滤除电源和地对延时单元电路的噪声；第二滤波电路，用于在下降沿滤除电源和地对延时单元电路的噪声。第二 PMOS管MPl和第二 NMOS管丽1工作在深线性区，当电阻使用(下文将第二 PMOS管MPl和第二 NMOS管MNl分别称RPl和RNl)。深线性区电阻Ron = 1/k (Vgs-Vt)，其中k为与MOS管相关的常数，Vgs为MOS管的栅源电压，Vt为MOS管的阈值电压。对于图1 实施例的电路，上升沿延时iTr约为RN1*(C0+C1)，下降沿延时Tf约为RP1*(C0+C1)。而已知Vgs对RPl和RNl影响很大，当电源和地有噪声时，如果Vgs受到此噪声影响而产生变化，那么RC延时就会同样产生变化。例如，B点作为MNl的栅极如果直接接电源，当地产生噪声V0，VB = Vdd-VO，而在本发明的实施例中，由于第一滤波电路的存在，会过滤掉噪声，使得VB仍然为Vdd，故上升沿延时Tr受噪声影响减小。同理，第二滤波电路也会使下降沿延时Tf受噪声影响减小。
在图1实施例中，第一滤波电路包括第一电阻RO和第三电容C2，其中，第一电阻 RO的第一端接地，第一电阻RO的第二端与第三电容C2的第一端相连接，第三电容C2的第二端与电源VDD相连接，第三电容C2的第一端与第二 PMOS管MPl的栅极相连接。第二滤波电路包括第二电阻Rl和第四电容R3，其中，第二电阻Rl的第一端与电源VDD相连接，第二电阻Rl的第二端与第四电容C3的第一端相连接，第四电容C3的第二端接地，第四电容C3的第一端与第二 NMOS管丽1的栅极相连接。当电源和地有噪声时，如果Vgs受到此噪声影响而产生变化，那么RC延时就会同样产生变化。例如，B点作为丽1的栅极如果直接接电源，当地产生噪声V0，VB = Vdd-VO, 而在本实施例中，由于有Rl和C3存在，会过滤掉噪声，使得VB仍然为Vdd，故上升沿延时 Tr受噪声影响减小。同理，RO和C2也会使下降沿延时Tf受噪声影响减小。例如，在图1的实施例中，C2与CO,RO与MPUC3与CURl与MNO分别在同一量级上取值，可以较好的减小电源和地噪声对延时的影响。本领域普通技术人员可以理解附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。本领域普通技术人员可以理解实施例中的装置中的模块可以按照实施例描述分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换； 而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。
权利要求
1.一种延时单元电路，其特征在于，包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第一电容、第二电容、反相器、第一滤波电路和第二滤波电路，其中所述第一 PMOS管的源极与电源VDD相连接，所述第一 PMOS管的漏极与所述第二 PMOS 管的源极相连接，所述第一 PMOS管的栅极与输入电压Vin相连接；所述第二 PMOS管的栅极与所述第一滤波电路相连接，所述第二 PMOS管的漏极分别与所述第二 NMOS管的漏极和公共连接点相连接；所述第二 NMOS管的漏极与所述公共连接点相连接，所述第二 NMOS管的栅极与所述第二滤波电路相连接，所述第二 NMOS管的源极与所述第一 NMOS管的漏极相连接；所述第一 NMOS管的栅极与输入电压Vin相连接，所述第一 NMOS管的源极接地；所述第一电容的第一端与所述公共连接点相连接，所述第一电容的第二端与电源VDD 相连接；所述第二电容的第一端与所述公共连接点相连接，所述第二电容的第二端接地；所述反相器的输入端与所述公共连接点相连接；所述第一滤波电路，用于在上升沿滤除电源和地对所述延时单元电路的噪声；所述第二滤波电路，用于在下降沿滤除电源和地对所述延时单元电路的噪声。
2.根据权利要求1所述的延时单元电路，其特征在于，所述第一滤波电路包括第一电阻和第三电容，其中所述第一电阻的第一端接地，所述第一电阻的第二端与所述第三电容的第一端相连接，所述第三电容的第二端与电源VDD相连接，所述第三电容的第一端与所述第二 PMOS管的栅极相连接。
3.根据权利要求1或2所述的延时单元电路，其特征在于，所述第二滤波电路包括第二电阻和第四电容，其中所述第二电阻的第一端与电源VDD相连接，所述第二电阻的第二端与所述第四电容的第一端相连接，所述第四电容的第二端接地，所述第四电容的第一端与所述第二 NMOS管的栅极相连接。
4.根据权利要求3所述的延时单元电路，其特征在于，所述第三电容与所述第一电容、 所述第一电阻与所述第二 PMOS管、所述第四电容与所述第二电容、所述第一电阻与所述第一 NMOS管分别在同一量级上取值。
全文摘要
本发明公开了一种延时单元电路，其包括第一PMOS管，其源极与电源VDD相连接，其漏极与第二PMOS管的源极相连接，其栅极与输入电压Vin相连接；第二PMOS管，其栅极与第一滤波电路相连接，其漏极分别与第二NMOS管的漏极和公共连接点相连接；第二NMOS管，其漏极与公共连接点相连接，其栅极与第二滤波电路相连接，其源极与第一NMOS管的漏极相连接；第一NMOS管，其栅极与输入电压Vin相连接，其源极接地；第一电容，其第一端与公共连接点相连接，其第二端与电源VDD相连接；第二电容，其第一端与公共连接点相连接，其第二端接地；反相器，其输入端与公共连接点相连接。
文档编号H03K5/13GK102299701SQ20111024330
公开日2011年12月28日 申请日期2011年8月23日 优先权日2011年8月23日
发明者刘铭 申请人:北京兆易创新科技有限公司