静态随机存取存储装置及其位线电压控制电路的制作方法
【专利摘要】一种静态随机存取存储装置及其位线电压控制电路，位线电压控制电路包括控制器、电压上拉电路、电压下拉电路以及电压维持器。控制器接收存储库选择信号以及时钟信号，依据存储库选择信号以及时钟信号来决定上拉时间周期、下拉时间周期以及电压维持时间周期。电压上拉电路在上拉时间周期依据第一参考电压上拉位线电源。电压下拉电路在下拉时间周期依据第二参考电压下拉位线电源。电压维持器在电压维持时间周期使位线电源维持等于输出电压。其中，电压维持时间周期在上拉时间周期以及下拉时间周期之后。
【专利说明】静态随机存取存储装置及其位线电压控制电路
【技术领域】
[0001]本发明是有关于一种静态随机存取存储装置，且特别是有关于一种具位线抑制驱动(bit-line under drive, BLUD)机制的静态随机存取存储装置。
【背景技术】
[0002]在已知的【技术领域】中，静态随机存取存储器(Static Random AccessMemory, SRAM)(例如是6T结构的存储单元的静态随机存取存储器)通常具有一种所谓的读取干扰(read disturb)的问题。这个读取干扰的问题会严重影响到静态随机存取存储器的数据读取的稳定性。
[0003]随着半导体制程技术的进步，静态随机存取存储器中的电子元件的尺寸越做越小，且其所接收的工作电压也随之降低。已知的静态随机存取存储器的读取干扰的问题也随之成为一个重要的课题。已知【技术领域】中，有相关提出利用位线抑制驱动或是字线抑制驱动的方式来提高静态随机存取存储器读取稳定性的技术。然而，当发生制程漂移时，仍可以保有静态随机存取存储器具有足够的读取稳定性，还是本领域技术人员所要努力的一个课题。
【发明内容】
[0004]本发明提供一种位线电压控制电路，可降低因制程变异而造成位线电源的变异。
[0005]本发明提供一种静态随机存取存储装置，可降低因制程变异而造成位线电源的变异，并有效提升数据感测的速度。
[0006]本发明提出一种位线电压控制电路，适用于静态随机存取存储装置。位线电压控制电路包括控制器、电压上拉电路、电压下拉电路以及电压维持器。控制器接收存储库选择信号以及时钟信号，依据存储库选择信号以及时钟信号来决定上拉时间周期、下拉时间周期以及电压维持时间周期。电压上拉电路耦接控制器并在上拉时间周期依据第一参考电压上拉位线电源。电压下拉电路耦接控制器，并在下拉时间周期依据第二参考电压下拉位线电源。电压维持器耦接控制器，电压维持器在电压维持时间周期使位线电源维持等于输出电压。其中，电压维持时间周期在上拉时间周期以及下拉时间周期之后。
[0007]本发明还提出一种静态随机存取存储装置，包括存储单元阵列、位线多工器、感测电路以及位线电压控制电路。存储单元阵列具有多数的位线。位线多工器耦接存储单元阵列。位线多工器接收位线电源，并选择位线中的多个选中位线对。感测电路耦接位线多工器，针对各选中位线对的数据进行感测以产生读出数据。位线电压控制电路耦接该位线多工器，用以提供位线电源。位线电压控制电路包括控制器、电压上拉电路、电压下拉电路以及电压维持器。控制器接收存储库选择信号以及时钟信号，依据存储库选择信号以及时钟信号来决定上拉时间周期、下拉时间周期以及电压维持时间周期。电压上拉电路耦接控制器并在上拉时间周期依据第一参考电压上拉位线电源。电压下拉电路耦接控制器，并在下拉时间周期依据第二参考电压下拉位线电源。电压维持器耦接控制器，电压维持器在电压维持时间周期使位线电源维持等于输出电压。其中，电压维持时间周期在上拉时间周期以及下拉时间周期之后。
[0008]基于上述，本发明所提出的位线电压控制电路通过在上拉时间周期以及下拉时间周期中分别拉高以及拉低位线电源，接着在电压维持时间周期维持住位线电源的电压电平。如此一来，因为制程变异所产生的电子元件特性的漂移，所影响到的位线电源的电压的程度将可以有效地被降低。静态随机存取存储装置的稳定性可以有效地被提升。
[0009] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【专利附图】
【附图说明】
[0010]图1绘示本发明实施例的静态随机存取存储装置100的示意图。
[0011]图2绘示本发明实施例的位线电压控制电路140的实施方式示意图。
[0012]图3A绘示本发明实施例的位线电压控制电路140的第一实施方式的电路图。
[0013]图3B绘示存储库选择信号PI以及时钟信号CLK的波形图。
[0014]图3C绘示本发明实施例的位线电压控制电路140的第二实施方式的电路图。
[0015]图3D绘示本发明实施例的位线电压控制电路140的第三实施方式的电路图。
[0016]图3E绘示本发明实施例的位线电压控制电路140的第四实施方式的电路图。
[0017]图3F绘示本发明实施例的位线电压控制电路140的第五实施方式的电路图。
[0018]图3G绘示本发明实施例的位线电压控制电路140的第六实施方式的电路图。
[0019]图4绘示本发明实施例的延迟器400的一实施方式的电路图。
[0020]图5A绘示本发明实施例的位线多工器120以及感测电路130的一实施方式。
[0021]图5B、图6A~图6F绘示本发明实施例的感测器510的多个实施方式。
[0022][主要元件标号说明]
[0023]100:静态随机存取存储装置110:存储单元阵列
[0024]120:位线多工器130:感测电路
[0025]140:位线电压控制电路150:字线控制器
[0026]141:控制器
[0027]142:电压上拉电路143:电压下拉电路
[0028]144:电压维持器BL:位线
[0029]WL:字线PWR:位线电源
[0030]SBL:选中位线对RDOUT:读出数据
[0031]P1:存储库选择信号CLK:时钟信号
[0032]M0、M0_1、M0_2、M1、M2、M3、M4、MN1 ~MN4、MP1 ~MP8:晶体管
[0033]VDD:操作电压GND:接地电压
[0034]CTRl ~CTR3、CTRl1、CTRl2、CTR21、CTR22、CTR31、CTR32:控制信号
[0035]INVl ~INV3、410 ~4N0:反向器 INVA:缓冲器
[0036]1411~1413:延迟器NORl:或非门
[0037]ANDl:与门IN、OUT:信号
[0038]LBL、LBLB:选中位线RBL:读取位线[0039]PCHSA:预充电信号YMUX:读取选择信号
[0040]CTl:第一端点
【具体实施方式】
[0041]请参照图1，图1绘示本发明实施例的静态随机存取存储装置100的示意图。静态随机存取存储装置100包括存储单元阵列110、位线多工器120、感测电路130、位线电压控制电路140以及字线控制器150。存储单元阵列110中包括多个存储单元，并具有多条位线BL以及字线WL。存储单元阵列110并通过位线BL耦接至位线多工器120，且通过字线WL连接字线控制器150。其中，字线控制器150用来在字线WL上提供字线信号。
[0042]位线多工器120还耦接至位线电压控制电路140以接收位线电源PWR。位线多工器120并选择位线BL中的多个选中位线对SBL。其中，每一组位线对具有两条位线，此两条位线可用来分别传送相位互补的两个位线信号。
[0043]感测电路130通过选中位线对SBL耦接位线多工器120。感测电路130针对各选中位线对SBL上的数据进行感测，并藉以产生读出数据RD0UT。
[0044]位线电压控制电路140用以产生位线电源PWR，并将位线电源PWR传送至位线多工器120以作为位线多工器120对选中位线SBL进行预充电的电源。在本实施例中，位线电压控制电路140所产生的位线电源PWR受到制程参数的变动的影响，是可以有效地被抑制的。
[0045]关于位线电压控制电路140的实施细节，请参照图2，图2绘示本发明实施例的位线电压控制电路140的实施方式示意图。位线电压控制电路140包括控制器141、电压上拉电路142、电压下拉电路143以及电压维持器144。控制器141接收存储库选择信号PI以及时钟信号CLK。控制器141依据存储库选择信号PI以及时钟信号CLK来决定上拉时间周期、下拉时间周期以及电压维持时间周期三个时间周期。其中，上拉时间周期可以发生在下拉时间周期之前，或上拉时间周期也可以发生在下拉时间周期之后。值得注意的，电压维持时间周期必定发生在上拉时间周期及下拉时间周期之后。
[0046]电压上拉电路142耦接控制器141，电压上拉电路142用以在上拉时间周期间依据第一参考电压来拉高位线电源PWR。电压下拉电路143同样耦接控制器141，电压下拉电路143用以在下拉时间周期间依据第二参考电压来拉低位线电源PWR。其中，第一参考电压大于第二参考电压。电压维持器144耦接控制器141，电压维持器144在电压维持时间周期使位线电源PWR维持等于一个输出电压的电压值。
[0047]具体来说明，当位线电压控制电路140所接收的存储库选择信号PI被致能时(代表位线电压控制电路140所对应的存储库(bank)要被进行读取)，存储库选择信号PI被致能的时间区间中被区分为上拉时间周期、下拉时间周期以及电压维持时间周期。简单来说，以存储库选择信号PI被致能的时间区间等于时钟信号CLK的一个周期为范例，其中，上拉时间周期、下拉时间周期以及电压维持时间周期可被分配在时钟信号CLK的前半周期中。
[0048]位线电压控制电路140可先在上拉时间周期通过电压上拉电路142依据第一参考电压来上拉位线电源PWR，接着，在下拉时间周期通过电压下拉电路143依据第二参考电压来下拉位线电源PWR。其中，第一参考电压可以是位线电压控制电路140所接收的操作电压，而第二参考电压可以是位线电压控制电路140所接收的接地电压。接下来，位线电压控制电路140在电压维持时间周期通过电压维持器144来使位线电源PWR维持等于输出电压。
[0049]值得注意的，上述的位线电压控制电路140上拉以及下拉位线电源PWR的动作可以相互交换，不限于一定要先对位线电源PWR进行电压上拉的动作。
[0050]请参照图3A，图3A绘示本发明实施例的位线电压控制电路140的第一实施方式的电路图。其中的电压上拉电路142由上拉晶体管MO所建构，电压下拉电路143则由下拉晶体管Ml以及M2所建构，电压维持器144则由晶体管M3以及M4所建构。上拉晶体管MO的第一端接收第一参考电压(例如是操作电压VDD)，上拉晶体管MO的控制端接收控制信号CTR1，上拉晶体管MO的第二端耦接至位线电源PWR。下拉晶体管Ml的控制端接收控制信号CTR21，下拉晶体管Ml的第一端耦接至位线电源PWR，下拉晶体管Ml的第二端与下拉晶体管M2的第一端相耦接，且下拉晶体管M2的第二端耦接至第二参考电压(例如是接地电压GND)，下拉晶体管M2的控制端则接收控制信号CTR22。另外，在电压维持器144中，晶体管M3以及M4的控制端共同接收控制信号CTR3，且晶体管M3的第一端耦接至操作电压VDD,晶体管M3的第二端与晶体管M4的第一端相耦接，晶体管M4的第二端耦接至接地电压GND。
[0051]控制信号CTR1、CTR21、CTR22及CTR3是由控制器141分别响应上拉时间周期、下拉时间周期以及电压维持时间周期所产生。
[0052]在本实施方式中，控制器141包括反向器INVl?INV3、与门AND1、或非门NORl以及延迟器1411?1413。反向器INVl接收时钟信号CLK，其输出端耦接至与门ANDl的第一输入端。与门ANDl的第二输入端接收存储库选择信号PI，其输出端产生控制信号的一位(控制信号CTR22)。反向器INV2同样接收时钟信号CLK，其输出端则耦接至延迟器1411的输入端，延迟器1411的输出端则产生控制信号CTRl。或非门NORl的第一输入端耦接与门ANDl的输出端，或非门NORl的第二输入端接收时钟信号CLK。或非门NORl的输出端耦接至延迟器1412的输入端，延迟器1412的输出端则产生控制信号的另一个位(控制信号CTR21)。反向器I NV3以及延迟器1413依序串接于与门ANDl的输出端以及电压维持器144间。延迟器1413的输出端产生控制信号CTR3。
[0053]关于本实施方式的位线电压控制电路140的动作细节，请同时参照图3A以及3B，图3B绘示存储库选择信号PI以及时钟信号CLK的波形图。其中，在时钟信号CLK由逻辑高电压电平转态到逻辑低电压电平的瞬间(上拉时间周期Tl间)，上拉晶体管MO被导通，并使位线电源PWR被拉高至操作电压VDD，其中，上拉时间周期Tl的时间长短可以由延迟器1411以及反向器INV2所提供的延迟所决定。另外，与门AND1、反向器INVl以及或非门NORl形成一个单击电路(one shot circuit),并依据时钟信号CLK由逻辑高电压电平转态到逻辑低电压电平的转态动作产生一个正电压的脉冲波。延迟器1412则将这个正电压的脉冲波加以延迟以产生控制信号CTR21以导通晶体管Ml。控制信号CTR21的脉冲宽度可以等于下拉时间周期T2的时间宽度)。并且，在下拉时间周期T2中，下拉晶体管Ml以及M2同时被导通(上拉晶体管Ml已被断开)，并被使位线电源PWR依据接地电压GND而被下拉(例如被下拉至等于30%的操作电压VDD)。
[0054]延迟器1413则使反向器I NV3的输出被延迟，并在下拉晶体管Ml以及M2被断开时，在电压维持时间周期T3中，提供控制信号CTR3使晶体管M3及M4被开启以维持住位线电源PWR的电压电平。
[0055]在本实施方式中，由于位线电源PWR被下拉的幅度是由下拉晶体管Ml及M2同时导通的时间所决定的。当制程参数飘移到N型晶体管具有较强的电流汲取能力时，依据逻辑高电平电压的控制信号CTR21、CTR22所导通的下拉晶体管Ml及M2被导通的时间相对变短。相对的，当制程参数飘移到N型晶体管具有较弱的电流汲取能力时，依据逻辑高电平电压的控制信号CTR21、CTR22所导通的下拉晶体管Ml及M2被导通的时间相对变长。因此，位线电源PWR被下拉的幅度可以被稳定地控制在一个范围中，不因制程的漂移而产生过大的变化。
[0056]附带一提的，本实施方式中的晶体管M0、M3以及M4为P型晶体管，而晶体管Ml以及M2皆为N型晶体管。
[0057]请参照图3C，图3C绘示本发明实施例的位线电压控制电路140的第二实施方式的电路图。与前一实施方式不相同的，本实施方式中的电压上拉电路142包括两个晶体管M0_1以及M0_2。其中，晶体管M0_1的控制端直接接收时钟信号CLK以作为控制信号CTR11，晶体管M0_2的控制端则接收延迟器1411的输出端上的信号以作为控制信号CTR12。本实施方式的操作细节与前一实施方式相类似，在此恕不多赘述。
[0058]请参照图3D，图3D绘示本发明实施例的位线电压控制电路140的第三实施方式的电路图。与位线电压控制电路140的第一实施方式不同的，本实施方式的电压维持器144所包括的晶体管M3及M4为N型晶体管。对应于此，延迟器1413的输入端直接耦接至与门ANDl的输出端，延迟器1413的输出端则直接提供控制信号CTR3至晶体管M3及M4的控制端。
[0059]请参照图3E，图3E绘示本发明实施例的位线电压控制电路140的第四实施方式的电路图。与位线电压控制电路140的第一实施方式不同的，本实施方式的电压维持器144所包括的晶体管M3为P型晶体管，晶体管M4则为N型晶体管。对应于此，延迟器1413的输入端直接耦接至与门ANDl的输出端，延迟器1413的输出端则直接提供控制信号CTR32至晶体管M4的控制端。另外，反向器INV3则串接在延迟器1413的输出端以及晶体管M3的控制端间，延迟器1413的输出端产生控制信号CTR31。
[0060]请参照图3F，图3F绘示本发明实施例的位线电压控制电路140的第五实施方式的电路图。在本实施方式中，电压上拉电路142由晶体管MO所构成，电压下拉电路143则由单一晶体管Ml所构成，电压维持器144则由P型晶体管M3以及M4所构成。对应于此，本实施方式的控制器141中包括反向器INVl以及INV2、或非门N0R1、与门ANDl以及延迟器1411?1413。反向器INVl的输入端接收时钟信号CLK，其输出端耦接至延迟器1411的输入端，延迟器1411的输出端则产生控制信号CTRl。与门ANDl的两个输入端分别接收时钟信号CLK以及存储库选择信号PI。反向器INV2的输入端耦接至与门ANDl的输出端，反向器INV2的输出端则耦接延迟器1412的输入端。或非门NORl的两输入端分别耦接至延迟器1412与与门ANDl的输出端，或非门NORl的输出端产生控制信号CTR2，其中，或非门NORl、延迟器1412以及反向器INV2形成单击电路，并用以产生为正脉冲信号的控制信号CTR2。
[0061]请参照图3G，图3G绘示本发明实施例的位线电压控制电路140的第六实施方式的电路图。在本实施方式中，电压上拉电路142由晶体管M0_1及M0_2所构成，电压下拉电路143则由单一晶体管Ml所构成，电压维持器144则由P型晶体管M3以及M4所构成。控制器141则包括与门AND1、反向器INVl以及延迟器1411?1413。与门ANDl的两输入端分别接收时钟信号CLK以及存储库选择信号PI，与门ANDl的输出端则产生控制信号CTR11，并耦接至反向器INVl以及延迟器1413的输入端。反向器INVl的输出端耦接至延迟器1411，延迟器1411的输出端产生控制信号CTR12。延迟器1413的输出端则产生控制信号CTR3。
[0062]与前述的位线电压控制电路140的第一至第五实施方式不相同的，本实施例的位线电压控制电路140是先通过电压下拉电路143对位线电源PWR进行拉低的动作，再通过电压上拉电路142将位线电源PWR拉高至合适的输出电压的电压电平。也就是说，本实施例的上拉时间周期发生在下拉时间周期之后。
[0063]以下请参照图4，图4绘示本发明实施例的延迟器400的一实施方式的电路图。延迟器400包括多个反向器410?4N0。反向器410?4N0相互串连，并且，第一级的反向器410的输入端接收信号IN,而最后一级的反向器4N0的输出端产生信号OUT。反向器410?4N0的数量可以是偶数。
[0064]以下请参照图5A，图5A绘示本发明实施例的位线多工器120以及感测电路130的一实施方式。在本实施方式中，位线多工器120包括晶体管MNUMPl组成的晶体管对、晶体管丽2、MP2组成的晶体管对以及晶体管MP3、MP4以及MP5。晶体管丽1、MPI以及晶体管丽2、MP2所建构的晶体管对接收位线电压PWR并依据预充电信号PCHN及PCHP对选中位线对(选中位线LBL以及LBLB)进行预充电动作。晶体管MP4以及MP5则以交叉耦合的方式相互耦接，以使选中位线LBL以及LBLB上的电压可以快速地达到全摆幅(full swing)的状态。
[0065]请特别注意的，感测电路130包括多个感测器510，单一个感测器510耦接一个位线对的其中之一条位线(例如位线LBL)。感测器510包括晶体管MN3所建构的数据传输开关、晶体管MN4所建构的选择开关、晶体管MP6所建构的预充电开关以及缓冲器INVA。晶体管MN3的第一端接收第二参考电压(接地电压GND)，其第二端耦接第一端点CT1。晶体管丽3的控制端耦接选中位线LBL，晶体管丽3并依据选中位线LBL上的数据以导通或断开。
[0066]晶体管MN4的第一端及第二端分别耦接在第一端点CTl以及读取位线RBL间。晶体管MN4的控制端接收读取选择信号YMUX，晶体管MN4依据读取选择信号YMUX以导通或断开。晶体管MP6的第一端接收第一参考电压(操作电压VDD)，其第二端耦接读取位线RBL，并且，晶体管MP6的控制端接收预充电信号PCHSA，晶体管MP6依据预充电信号PCHSA而导通或断开。
[0067]当进行数据读取操作时，晶体管MP6依据预充电信号PCHSA对读取位线RBL进行预充电操作。接着，晶体管MN3并依据选中位线LBL上的数据以导通或断开，并藉以决定是否将导通接地电压GND是否直接连接至第一端点CT1，并且，在晶体管MN4依据读取选择信号YMUX以导通时，若晶体管丽3是被导通的，读取位线RBL上的电压会被下拉，并使缓冲器INVA产生为“I”的读出数据RD0UT。相对的，若晶体管丽3是被断开的，读取位线RBL上的电压维持等于被预充电后的状态，并使缓冲器INVA产生为“O”的读出数据RD0UT。其中，缓冲器INVA是一个反向器。另外，晶体管丽3及MN4为N型晶体管，晶体管MP6为P型晶体管。
[0068]另外，请参照图5B，图5B绘示本发明实施例的感测器510的另一实施方式的示意图。感测器510包括晶体管MN4所建构的数据传输开关、晶体管MN3所建构的选择开关、晶体管MP6所建构的预充电开关以及缓冲器INVA0本实施方式与图5A的实施方式不相同的在于数据传输开关与选择开关的连接关系。建构数据传输开关的晶体管MN4的第一端耦接晶体管MN3的第一端，其第二端耦接读取位线RBL，晶体管MN4的控制端耦接选中位线LBL，晶体管MN4并依据选中位线LBL上的数据以导通或断开。
[0069]建构选择开关的晶体管MN3的第一端及第二端分别耦接在第一端点CTl以及接地电压GND间。晶体管丽3的控制端接收读取选择信号YMUX，晶体管丽3依据读取选择信号YMUX以导通或断开。
[0070]以下请参照图6A?图6F，图6A?图6F绘示本发明实施例的感测器510另外多个实施方式。其中，图6A中，数据传输开关由P型晶体管MP6建构，选择开关由N型晶体管丽3所建构的，预充电开关则是由N型晶体管MN4所建构。另外，预充电开关耦接在第二参考电压(接地电压GND)以及读取位线RBL间，也就是说，本实施方式中，读取位线RBL会被预充到等于接地电压GND。并且，建构数据传输开关的晶体管与建构预充电开关的晶体管的型态必须是互补的。
[0071]在图6B，数据传输开关则由N型晶体管丽3建构，选择开关由P型晶体管MP6所建构的，预充电开关则是由P型晶体管MP7所建构。晶体管MP6的第一及第二端分别耦接至晶体管MN3的第一端与操作电压VDD，晶体管MN3的第二端则耦接至读取位线RBL。本实施方式与图6A实施方式所接收的读取选择信号YMUX是反向的。
[0072]在图6C中，数据传输开关则由N型晶体管丽3建构，选择开关由P型晶体管MP6所建构的，预充电开关则是由P型晶体管MP7所建构。本实施方式与图6A实施方式所接收的读取选择信号YMUX是反向的。而在图6D中，数据传输开关则由P型晶体管MP6建构，选择开关由N型晶体管丽3所建构的，预充电开关则是由P型晶体管MP7所建构。
[0073]在图6E中，数据传输开关则由P型晶体管MP6建构，选择开关由P型晶体管MN8所建构，预充电开关则是由N型晶体管MN4所建构。而在图6F中，数据传输开关则由P型晶体管MP8建构,选择开关由P型晶体管MN6所建构,预充电开关则是由N型晶体管MN4所建构。
[0074]综上所述，本发明通过位线电压控制电路中的电压上拉电路、电压下拉电路以及电压维持器来使位线电源的电压先被拉高、后被拉低并维持在合适的输出电压的电压电平，或是先被拉低、后被拉高并维持在合适的输出电压的电压电平。如此一来，位线电源的电压可以不受制程参数的漂移而产生过大的变化，有效稳定静态随机存取存储装置的数据读取效能。
[0075]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。
【权利要求】
1.一种位线电压控制电路，用于一静态随机存取存储装置，包括: 一控制器，接收一存储库选择信号以及一时钟信号，依据该存储库选择信号以及该时钟信号来决定一上拉时间周期、一下拉时间周期以及一电压维持时间周期； 一电压上拉电路，耦接该控制器，该电压上拉电路在该上拉时间周期依据一第一参考电压上拉一位线电源； 一电压下拉电路，耦接该控制器，该电压下拉电路在该下拉时间周期依据一第二参考电压下拉该位线电源；以及 一电压维持器，耦接该控制器，该电压维持器在该电压维持时间周期使该位线电源维持等于一输出电压， 其中，该电压维持时间周期在该上拉时间周期以及该下拉时间周期之后。
2.根据权利要求1所述的位线电压控制电路，其中该输出电压介于该第一参考电压以及该第二参考电压间，且该第一参考电压大于该第二参考电压。
3.根据权利要求1所述的位线电压控制电路，其中该上拉时间周期发生在该下拉时间周期之前，或该上拉时间周期发生在该下拉时间周期之后。
4.根据权利要求1所述的位线电压控制电路，其中该电压上拉电路包括: 至少一上拉晶体管，该上拉晶体管具有第一端、第二端以及控制端，该上拉晶体管的第一端接收该第一参考电压，该上拉晶体管的控制端接收一第一控制信号，该上拉晶体管的第二端耦接至该位线电源， 其中，该控制信号 应该上拉时间周期以产生该第一控制信号。
5.根据权利要求4所述的位线电压控制电路，其中该电压下拉电路包括: 至少一下拉晶体管，该下拉晶体管具有第一端、第二端以及控制端，该下拉晶体管的第二端接收该第二参考电压，该下拉晶体管的控制端接收一第二控制信号，该下拉晶体管的第一端耦接至该位线电源， 其中，该控制信号应该下拉时间周期以产生该第二控制信号。
6.根据权利要求5所述的位线电压控制电路，其中该电压维持器包括: 一第一晶体管，具有第一端、第二端以及控制端，该第一晶体管的第一端接收该第一参考电压，该第一晶体管的控制端耦接一第三控制信号，该第一晶体管的第二端耦接至该位线电源；以及 一第二晶体管，具有第一端、第二端以及控制端，该第二晶体管的第二端接收该第二参考电压，该第二晶体管的控制端耦接该第三控制信号，该第二晶体管的第一端耦接至该位线电源， 其中，该控制信号应该电压维持时间周期以产生该第三控制信号。
7.根据权利要求6所述的位线电压控制电路，其中该控制器包括: 一第一反向器，接收该时钟信号； 一与门，其第一输入端I禹接该第一反向器的输出端，其第二输入端接收该存储库选择信号，其输出端产生该第二控制信号的一位； 一第二反向器，接收该时钟信号； 一或非门，其第一输入端耦接该与门的输出端，其第二输入端接收该时钟信号； 一第一延迟器，其输入端I禹接该第二反向器的输出端，其输出端产生该第一控制信号; 一第二延迟器，其输入端耦接该或非门的输出端，其输出端产生该第二控制信号的另一位；以及 一第三延迟器，其输入端耦接该与门的输出端，其输出端产生该第三控制信号。
8.根据权利要求7所述的位线电压控制电路，其中该控制器还包括: 一第三反向器，耦接在该第三延迟器耦接该与门的路径间，其中该第三反向器的输入端耦接至该与门的输出端，该第三反向器的输出端耦接至该第三延迟器的输入端。
9.根据权利要求7所述的位线电压控制电路，其中该控制器还包括: 一第三反向器，其输入端耦接至该第三延迟器的输出端， 其中，该第三延迟器的输出端产生该第三控制信号的一位，该第三反向器的输出端产生该第三控制信号的另一位。
10.根据权利要求6所述的位线电压控制电路，其中该控制器包括: 一与门，其一输入端接收该存储库选择信号，其另一输入端接收该时钟信号； 一第一反向器，接收该时钟信号； 一第二反向器，其输入端耦接至该与门的输出端； 一第一延迟器，其输入端I禹接至该第一反向器的输出端，其输出端产生该第一控制信 号； 一第二延迟器，其输入端耦接至该第二反向器的输出端； 一第一或非门，其第一输入端耦接该第二延迟器的输出端，其第二输入端耦接该第二反向器的输入端，其输出端产生该第二控制信号；以及 一第三延迟器，其输入端耦接该与门的输出端，其输出端产生该第三控制信号。
11.根据权利要求6所述的位线电压控制电路，其中该控制器包括: 一与门，其一输入端接收该存储库选择信号，其另一输入端接收该时钟信号，其输出端产生该第一控制信号的一位； 一反向器，其输入端I禹接该与门的输出端； 一第一延迟器，其输入端耦接该反向器的输出端，其输出端产生该第一控制信号的另一位； 一第二延迟器，其输入端接收该时钟信号，其输出端产生该第二控制信号；以及 一第三延迟器，其输入端耦接该与门的输出端，其输出端产生该第三控制信号。
12.—种静态随机存取存储装置，包括: 一存储单元阵列，具有多数的位线； 一位线多工器，耦接存储单元阵列，该位线多工器接收一位线电源，并选择该些位线中的多个选中位线对； 一感测电路，耦接该位线多工器，针对各该选中位线对上的数据进行感测以对应产生一读出数据；以及 一位线电压控制电路，耦接该位线多工器，用以提供该位线电源，该位线电压控制电路包括: 一控制器，接收一存储库选择信号以及一时钟信号，依据该存储库选择信号以及该时钟信号来决定一上拉时间周期、一下拉时间周期以及一电压维持时间周期；一电压上拉电路，耦接该控制器，该电压上拉电路在该上拉时间周期依据一第一参考电压上拉一位线电源； 一电压下拉电路，耦接该控制器，该电压下拉电路在该下拉时间周期依据一第二参考电压上拉该位线电源；以及 一电压维持器，耦接该控制器，该电压维持器在该电压维持时间周期使该位线电源维持等于一输出电压， 其中，该电压维持时间周期在该上拉时间周期以及下拉时间周期之后。
13.根据权利要求12所述的静态随机存取存储装置，其中该感测电路包括多个感测器，该些感测器分别耦接该些该些选中位线对的其中之一，各该感测器包括: 一数据传输开关，其一端接收该第一参考电压或该第二参考电压，其另一端耦接至一第一端点，该数据传输开关依据各该选中位线对的其中之一上的数据以导通或断开； 一选择开关，耦接在该第一端点以及一读取位线间，该选择开关依据一读取选择信号以导通或断开； 一预充电开关，其一端耦接该读取位线，其另一端耦接至该第一参考电压或该第二参考电压，该预充电开关依据一预充电信号而导通或断开；以及 一缓冲器，其输入端耦接该读取位线，其输出端产生该读出数据。
14.根据权利要求12所述的静态随机存取存储装置，其中该感测电路包括多数个感测器，该些感测器分别耦接该些该些选中位线对的其中之一，各该感测器包括: 一数据传输开关，该数据传输开关依据各该选中位线对的其中之一上的数据以导通或断开，该数据传输开关的一端耦接至一读取位线； 一选择开关，其一端耦接至该数据传输开关的另一端，其另一端耦接至该第一参考电压或第二参考电压，该选择开关依据一读取选择信号以导通或断开； 一预充电开关，其一端耦接该第一参考电压或第二参考电压，其第二端耦接至该读取位线，该预充电开关依据一预充电信号而导通或断开；以及 一缓冲器，其输入端耦接该读取位线，其输出端产生该读出数据。
15.根据权利要求12所述的静态随机存取存储装置，其中该输出电压介于该第一参考电压以及该第二参考电压间，且该第一参考电压大于该第二参考电压。
16.根据权利要求12所述的静态随机存取存储装置，其中该上拉时间周期发生在该下拉时间周期之前，或该上拉时间周期发生在该下拉时间周期之后。
17.根据权利要求12所述的静态随机存取存储装置，其中该电压上拉电路包括: 至少一上拉晶体管，该上拉晶体管具有第一端、第二端以及控制端，该上拉晶体管的第一端接收该第一参考电，该上拉晶体管的控制端接收一第一控制信号，该上拉晶体管的第二端耦接至该位线电源， 其中，该控制信号应该上拉时间周期以产生该第一控制信号。
18.根据权利要求17所述的静态随机存取存储装置，其中该电压下拉电路包括: 至少一下拉晶体管，该下拉晶体管具有第一端、第二端以及控制端，该下拉晶体管的第二端接收该第二参考电压，该下拉晶体管的控制端接收一第二控制信号，该上拉晶体管的第一端耦接至该位线电源， 其中，该控制信号应该下拉时间周期以产生该第二控制信号。
19.根据权利要求18所述的静态随机存取存储装置，其中该电压维持器包括: 一第一晶体管，具有第一端、第二端以及控制端，该第一晶体管的第一端接收该第一参考电压，该第一晶体管的控制端耦接一第三控制信号，该第一晶体管的第二端耦接至该位线电源；以及 一第二晶体管，具有第一端、第二端以及控制端，该第二晶体管的第二端接收该第二参考电压，该第二晶体管的控制端耦接该第三控制信号，该第二晶体管的第一端耦接至该位线电源， 其中，该控制信号 应该电压维持时间周期以产生该第三控制信号。
【文档编号】G11C11/413GK103544990SQ201210320572
【公开日】2014年1月29日 申请日期:2012年8月31日 优先权日:2012年7月9日
【发明者】庄景德, 连南钧, 廖伟男, 张琦昕, 杨皓义, 黄威, 杜明贤 申请人:智原科技股份有限公司