一种三值低功耗多米诺移位寄存器的制造方法
【专利摘要】本发明公开了一种三值低功耗多米诺移位寄存器，以开关信号理论为指导，首先根据开关信号理论设计带有复位端的三值绝热多米诺D触发器，实现寄存器移位寄存功能；然后设计具有数据选择功能的T运算电路，实现三种切换功能；最后在此基础上进一步设计三值低功耗多米诺移位寄存器，实现三值绝热多米诺移位寄存器的级联；优点是该三值低功耗多米诺移位寄存器具有左移右移并入并出功能，经HSPICE仿真验证，所设计的电路具有正确的逻辑功能及明显的低功耗特性。
【专利说明】 一种三值低功耗多米诺移位寄存器
【技术领域】
[0001]本发明涉及一种移位寄存器，尤其是涉及一种三值低功耗多米诺移位寄存器。
【背景技术】
[0002]移位寄存器可用于存储信号，并且能够执行串并行数据的相互转换，除此之外，移位寄存器还可以实现基本的算术运算，在数字系统设计中有着重要的作用，被广泛应用于显示器矩阵阵列、传感器和内存的驱动电路。传统的移位寄存器通常应用于接口电路和机械状态控制电路中，但是现有的移位寄存器大多采用二值信号，而二值信号表示的二进制是信息携带量最少的一种进制。
[0003]多值逻辑由于空间和时间的高利用率，不仅可以减少芯片输入输出引线数，提高集成电路的信息密度，降低互连的复杂性和芯片面积，而且在时钟频率不变的情况下成倍地加快了数据处理的速度，引起广大研究者的关注。绝热电路突破了传统CMOS电路能量消耗的限制，在低功耗集成电路设计中表现出较大的潜能。普通多米诺电路采用直流电源供电，能量直接转换为热能消耗掉，而采用交流能源供电的能量恢复型多米诺电路，改变了能量转换方式，交流脉冲电源通过电荷对节点电容预充电，在求值阶段回收节点电容上的电荷实现能量恢复，这一过程类似于物理学中的绝热过程，又称为绝热电路，从而使电路表现出低功耗的特点。鉴此，结合多值逻辑和绝热多米诺电路，设计三值低功耗多米诺移位寄存器具有现实意义。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种具有正确的逻辑功能，且功耗较低的三值低功耗多米诺移位寄存器。
[0005]本发明解决上述技术问题所采用的技术方案为:一种三值低功耗多米诺移位寄存器，由四个三值绝热多米诺D触发器和四个三值绝热多米诺T运算电路组成，所述的三值绝热多米诺D触发器设置有复位信号输入端、激励信号输入端、响应信号输出端、接入第一时钟信号的第一时钟信号输入端、接入第二时钟信号的第二时钟信号输入端和接入第三时钟信号的第三时钟信号输入端，所述的第一时钟信号和所述的第二时钟信号的幅值电平对应逻辑2但两者相位相差180度，所述的第三时钟信号的幅值电平对应逻辑1，所述的第三时钟信号的相位与所述的第一时钟信号的相位相同，所述的三值绝热多米诺T运算电路设置有第一信号输入端、第二信号输入端、第三信号输入端、选择信号输入端、信号输出端、接入所述的第一时钟信号的第一时钟信号输入端和接入所述的第二时钟信号的第二时钟信号输入端，四个三值绝热多米诺T运算电路的选择信号输入端连接，四个三值绝热多米诺D触发器的复位信号输入端连接，第k位的三值绝热多米诺T运算电路的信号输出端通过一个缓冲器与第k位的三值绝热多米诺D触发器的激励信号输入端连接，第k位的三值绝热多米诺T运算电路的第三信号输入端为所述的三值低功耗多米诺移位寄存器的第k位信号输入端，k=l，2，3，4，第I位的三值绝热多米诺T运算电路的第二信号输入端为所述的三值低功耗多米诺移位寄存器的右移信号输入端，第4位的三值绝热多米诺T运算电路的第一信号输入端为所述的三值低功耗多米诺移位寄存器的左移信号输入端，第I位的三值绝热多米诺D触发器的响应信号输出端和第2位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第I位信号输出端，第I位的三值绝热多米诺T运算电路的第一信号输入端、第2位的三值绝热多米诺D触发器的响应信号输出端和第3位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第2位信号输出端，第2位的三值绝热多米诺T运算电路的第一信号输入端、第3位的三值绝热多米诺D触发器的响应信号输出端和第4位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第3位信号输出端，第3位的三值绝热多米诺T运算电路的第一信号输入端和第4位的三值绝热多米诺D触发器的响应信号输出端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第4位信号输出端。
[0006]所述的三值绝热多米诺D触发器包括三值绝热多米诺文字运算电路、控制信号产生电路和响应信号产生电路，所述的三值绝热多米诺文字运算电路的信号输入端为所述的三值绝热多米诺D触发器的激励信号输入端，所述的三值绝热多米诺文字运算电路的信号输出端输出逻辑值对应I的文字信号和逻辑值对应2的文字信号，所述的控制信号产生电路包括第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第一 PMOS管和第二 PMOS管，所述的第一 NMOS管的源极和所述的第二 NMOS管的漏极连接，所述的第二 NMOS管的源极、所述的第三NMOS管的漏极和所述的第四NMOS管的漏极连接，所述的第三NMOS管的栅极接入逻辑值对应I的文字信号，所述的第四NMOS管的栅极接入逻辑值对应2的文字信号，所述的第三NMOS管的源极和所述的第一 PMOS管的漏极连接且其连接端为所述的控制信号产生电路的第一控制信号输出端，所述的第一控制信号输出端输出控制逻辑I产生的第一控制信号，所述的第四NMOS管的源极和所述的第二 PMOS管的漏极连接且其连接端为所述的控制信号产生电路的第二控制信号输出端，所述的第二控制信号输出端输出控制逻辑2产生的第二控制信号，所述的响应信号产生电路包括第五NMOS管、第三PMOS管和第四PMOS管，所述的第三PMOS管的 栅极与所述的控制信号产生电路的第一控制信号输出端连接，所述的第四PMOS管的栅极与所述的控制信号产生电路的第二控制信号输出端连接，所述的第五NMOS管的源极、所述的第三PMOS管的漏极和所述的第四PMOS管的漏极连接且其连接端为所述的三值绝热多米诺D触发器的响应信号输出端，所述的第一 PMOS管的栅极、所述的第二 PMOS管的栅极、所述的第一 NMOS管的栅极、所述的第四PMOS管的源极和所述的第五NMOS管的漏极连接且其连接端为所述的三值绝热多米诺D触发器的第一时钟信号输入端，所述的第一 PMOS管的源极、所述的第二 PMOS管的源极、所述的第一 NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的三值绝热多米诺D触发器的第二时钟信号输入端，所述的第三PMOS管的源极为所述的三值绝热多米诺D触发器的第三时钟信号输入端，所述的第二 NMOS管的栅极为所述的三值绝热多米诺D触发器的复位信号输入端。
[0007]所述的三值绝热多米诺T运算电路包括逻辑0选通电路、逻辑I选通电路和逻辑2选通电路，所述的逻辑0选通电路包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管和第七PMOS管，所述的逻辑I选通电路包括第十一 NMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管、第八PMOS管和第九PMOS管，所述的逻辑2选通电路包括第十五NMOS管、第十六NMOS管、第十七NMOS管、第十PMOS管和第十一 PMOS管，所述的第六NMOS管的源极与所述的第八NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第八NMOS管的源极、所述的第
九NMOS管的栅极和所述的第五PMOS管的漏极连接，所述的第十NMOS管的源极、所述的第七PMOS管的漏极、所述的第十四NMOS管的源极、所述的第九PMOS管的漏极、所述的第十七NMOS管的源极和所述的第十一 PMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的信号输出端，所述的第九NMOS管的源极、所述的第六PMOS管的漏极、所述的第七PMOS管的栅极和所述的第十三NMOS管的栅极连接，所述的第十一 NMOS管的源极和所述的第十二 NMOS管的漏极连接,所述的第十二 NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十三NMOS管的源极、所述的第八PMOS管的漏极和所述的第九PMOS管的栅极连接，所述的第十五NMOS管的源极与所述的第十六NMOS管的漏极连接，所述的第十六NMOS管的源极、所述的第十PMOS管的漏极、所述的第十一 PMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第八NMOS管的栅极和所述的第十六NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的选择信号输入端，所述的第七PMOS管的源极和所述的第十NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第一信号输入端，所述的第九PMOS管的源极和所述的第十四NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第二信号输入端，所述的第十一 PMOS管的源极和所述的第十七NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第三信号输入端，所述的第五PMOS管的栅极、所述的第六PMOS管的栅极、所述的第六NMOS管的栅极、所述的第七NMOS管的栅极、所述的第八PMOS管的栅极、所述的第十一 NMOS管的栅极、所述的第十PMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第一时钟信号输入端，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极、所述的第十NMOS管的栅极、所述的第八PMOS管的源极、所述的第十一 NMOS管的漏极、所述的第十四NMOS管的栅极、所述的第十PMOS管的源极、所述的第十五NMOS管的漏极和所述的第十七NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第二时钟信号输入端。
[0008]所述的缓冲器为三值绝热多米诺缓冲器，包括第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、十二 PMOS管、第十三PMOS管、第十四PMOS管和第十五PMOS管，所述的第十八NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极、所述的第十二 PMOS管的漏极和所述的第十三PMOS管的栅极连接，所述的第十三PMOS管的漏极、所述的第二十NMOS管的源极和所述的第二十四NMOS管的源极连接，所述的第二十一 NMOS管的源极和所述的第二十二 NMOS管的漏极连接，所述的第二十二 NMOS管的源极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极和第二十四NMOS管的栅极连接，所述的第二十三NMOS管的源极、所述的第十五PMOS管的漏极和所述的第二十六NMOS管的源极连接，所述的第二十四NMOS管的漏极与所述的第二十五NMOS管的源极连接，所述的第二十五NMOS管的漏极与所述的第二十八NMOS管的栅极连接，所述的第二十六NMOS管的漏极与所述的第二十七NMOS管的栅极连接，所述的第十二 PMOS管的栅极、所述的第十三PMOS管的源极、所述的第十八NMOS管的栅极、所述的第二十NMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的源极、所述的第二十一 NMOS管的栅极、所述的第二十三NMOS管的漏极、所述的第二十五NMOS管的栅极和所述的第二十六NMOS管的栅极连接且其连接端为所述的缓冲器的第一时钟信号输入端，所述的缓冲器的第一时钟信号输入端接入所述的第一时钟信号，所述的第十二 PMOS管的源极、所述的第十八NMOS管的漏极、所述的第二十NMOS管的栅极、所述的第十四PMOS管的源极、所述的第二十一 NMOS管的漏极、所述的第二十三NMOS管的栅极和所述的第二十七NMOS管的漏极连接且其连接端为所述的缓冲器的第二时钟信号输入端，所述的缓冲器的第二时钟信号输入端接入所述的第二时钟信号，所述的第二十八NMOS管的漏极为所述的缓冲器的第三时钟信号输入端，所述的缓冲器的第三时钟信号输入端接入第四时钟信号，所述的第四时钟信号的幅值电平对应逻辑I且其相位与所述的第二时钟信号相同，所述的第十九NMOS管的栅极和所述的第二十二 NMOS管的栅极连接且其连接端为所述的缓冲器的信号输入端，所述的第二十七NMOS管的源极和所述的第二十八NMOS管的源极连接且其连接端为所述的缓冲器的信号输出端。
[0009]与现有技术相比，本发明的优点在于本文以开关信号理论为指导，首先根据开关信号理论设计带有复位端的三值绝热多米诺D触发器，实现寄存器移位寄存功能；然后设计具有数据选择功能的T运算电路，实现三种切换功能；最后在此基础上进一步设计三值低功耗多米诺移位寄存器，实现三值低功耗多米诺移位寄存器的级联，该三值低功耗多米诺移位寄存器具有左移右移并入并出功能，经HSPICE仿真验证，所设计的电路具有正确的逻辑功能及明显的低功耗特性，本发明的三值低功耗多米诺移位寄存器相对于采用双轨差分结构、需要使用互补信号并且结构复杂的普通绝热电路，不但能保持传统多米诺电路的结构，而且结构相对简单，晶体管数相对较小，利用绝热多米诺电路设计三值低功耗多米诺移位寄存器，丰富了多值时序电路的设计。
【专利附图】
【附图说明】
[0010]图1为本发明的电路原理图；
[0011]图2 (a)为本发明的三值绝热多米诺D触发器的电路结构图；
[0012]图2 (b)为本发明的三值绝热多米诺D触发器的符号图；
[0013]图2 (c)为本发明的三值绝热多米诺D触发器的控制信号产生电路的电路图；
[0014]图2 Cd)为本发明的三值绝热多米诺D触发器的响应信号产生电路的电路图；
[0015]图3 (a)为本发明的三值绝热多米诺T运算电路的逻辑0选通电路的电路图；
[0016]图3 (b)为本发明的三值绝热多米诺T运算电路的逻辑I选通电路的电路图；
[0017]图3 (C)为本发明的三值绝热多米诺T运算电路的逻辑2选通电路的电路图；
[0018]图3 (d)为本发明的三值绝热多米诺T运算电路的符号图；
[0019]图4 Ca)为本发明的缓冲器的电路图；
[0020]图4 (b)为本发明的缓冲器的符号图；
[0021]图5为本发明的时钟波形图；
[0022]图6为本发明的瞬态曲线图；
[0023]图7为本发明的三值低功耗多米诺移位寄存器与基于TSPC触发器的三值常规移位寄存器的能耗比较图。【具体实施方式】
[0024]以下结合附图实施例对本发明作进一步详细描述。
[0025]实施例:如图1所示，一种三值低功耗多米诺移位寄存器，由四个三值绝热多米诺D触发器和四个三值绝热多米诺T运算电路组成，三值绝热多米诺D触发器设置有复位信号输入端、激励信号输入端、响应信号输出端、接入第一时钟信号elk的第一时钟信号输入端、接入第二时钟信号nclk的第二时钟信号输入端和接入第三时钟信号Clk1的第三时钟信号输入端，第一时钟信号elk和第二时钟信号nclk的幅值电平对应逻辑2但两者相位相差180度，第三时钟信号Clk1的幅值电平对应逻辑I，第三时钟信号Clk1的相位与第一时钟信号elk的相位相同，三值绝热多米诺T运算电路设置有第一信号输入端、第二信号输入端、第三信号输入端、选择信号输入端、信号输出端、接入第一时钟信号elk的第一时钟信号输入端和接入第二时钟信号nclk的第二时钟信号输入端，四个三值绝热多米诺T运算电路的选择信号输入端连接，四个三值绝热多米诺D触发器的复位信号输入端连接，第k位的三值绝热多米诺T运算电路的信号输出端通过一个缓冲器与第k位的三值绝热多米诺D触发器的激励信号输入端连接，第k位的三值绝热多米诺T运算电路的第三信号输入端为三值低功耗多米诺移位寄存器的第k位信号输入端，k=l，2，3，4，第I位的三值绝热多米诺T运算电路的第二信号输入端为三值低功耗多米诺移位寄存器的右移信号输入端，第4位的三值绝热多米诺T运算电路的第一信号输入端为三值低功耗多米诺移位寄存器的左移信号输入端，第I位的三值绝热多米诺D触发器的响应信号输出端和第2位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为三值低功耗多米诺移位寄存器的第I位信号输出端，第I位的三值绝热多米诺T运算电路的第一信号输入端、第2位的三值绝热多米诺D触发器的响应信号输出端和第3位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为三值低功耗多米诺移位寄存器的第2位信号输出端，第2位的三值绝热多米诺T运算电路的第一信号输入端、第3位的三值绝热多米诺D触发器的响应信号输出端和第4位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为三值低功耗多米诺移位寄存器的第3位信号输出端，第3位的三值绝热多米诺T运算电路的第一信号输入端和第4位的三值绝热多米诺D触发器的响应信号输出端连接且其连接端为三值低功耗多米诺移位寄存器的第4位信号输出端。
[0026]本实施例中，三值绝热多米诺D触发器包括三值绝热多米诺文字运算电路、控制信号产生电路和响应信号产生电路。三值绝热多米诺D触发器的电路结构图如如图2 (a)所示，三值绝热多米诺D触发器的符号图如图2 (b)所示。三值绝热多米诺文字运算电路的信号输入端为三值绝热多米诺D触发器的激励信号输入端，三值绝热多米诺文字运算电路的信号输出端输出逻辑值对应I的文字信号1D1和逻辑值对应2的文字信号2D2,控制信号产生电路如图2 (c)所示，包括第一 NMOS管N1、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第一 PMOS管和第二 PMOS管，第一 NMOS管NI的源极和第二 NMOS管N2的漏极连接，第二 NMOS管N2的源极、第三NMOS管N3的漏极和第四NMOS管N4的漏极连接，第三NMOS管N3的栅极接入逻辑值对应I的文字信号，第四NMOS管N4的栅极接入逻辑值对应2的文字信号，第三NMOS管N3的源极和第一 PMOS管Pl的漏极连接且其连接端为控制信号产生电路的第一控制信号输出端，第一控制信号输出端输出控制逻辑I产生的第一控制信号，第四NMOS管N4的源极和第二 PMOS管P2的漏极连接且其连接端为控制信号产生电路的第二控制信号输出端，第二控制信号输出端输出控制逻辑2产生的第二控制信号，响应信号产生电路如图2 (d)所示，包括第五NMOS管N5、第三PMOS管P3和第四PMOS管P4，第三PMOS管P3的栅极与控制信号产生电路的第一控制信号输出端连接，第四PMOS管P4的栅极与控制信号产生电路的第二控制信号输出端连接，第五匪OS管N5的源极、第三PMOS管P3的漏极和第四PMOS管P4的漏极连接且其连接端为三值绝热多米诺D触发器的响应信号输出端，第一 PMOS管Pl的栅极、第二 PMOS管P2的栅极、第一 NMOS管NI的栅极、第四PMOS管P4的源极和第五NMOS管N5的漏极连接且其连接端为三值绝热多米诺D触发器的第一时钟信号输入端，第一 PMOS管Pl的源极、第二 PMOS管P2的源极、第一 NMOS管NI的漏极和第五NMOS管N5的栅极连接且其连接端为三值绝热多米诺D触发器的第二时钟信号输入端，第三PMOS管P3的源极为三值绝热多米诺D触发器的第三时钟信号输入端，第二 NMOS管N2的栅极为三值绝热多米诺D触发器的复位信号输入端。
[0027]本发明中，三值绝热多米诺文字运算电路可采用文献杨乾坤，汪鹏君，郑雪松.三值绝热多米诺文字运算电路开关级设计[J].电子与系统学报，2012，17(4):36-40.中公开的三值绝热多米诺文字运算电路。
[0028]三值绝热多米诺D触发器的设计原理为:触发器是数字集成电路设计中时序电路的最基本单元电路，其中D触发器因电路相对简单，使用极为广泛。在绝热电路中，当电路处于能量恢复阶段时，功率时钟回收存储于输出节点的电荷，导致存储于输出端的信号丢失，因此采用输入输出信号不在同相的方式来实现触发器的功能。
[0029]表1为三值绝热多米诺D触发器(具有复位端的三值D触发器)的真值表，其中R为复位信号，D为触发器激励信号，Q为触发器响应信号。当复位信号R=O时，输出Q=O ;当R=2时，输出Q=D0
[0030]表1三值绝热多米诺D触发器真值表
[0031]`
【权利要求】
1.一种三值低功耗多米诺移位寄存器，其特征在于由四个三值绝热多米诺D触发器和四个三值绝热多米诺T运算电路组成，所述的三值绝热多米诺D触发器设置有复位信号输入端、激励信号输入端、响应信号输出端、接入第一时钟信号的第一时钟信号输入端、接入第二时钟信号的第二时钟信号输入端和接入第三时钟信号的第三时钟信号输入端，所述的第一时钟信号和所述的第二时钟信号的幅值电平对应逻辑2但两者相位相差180度，所述的第三时钟信号的幅值电平对应逻辑1，所述的第三时钟信号的相位与所述的第一时钟信号的相位相同，所述的三值绝热多米诺T运算电路设置有第一信号输入端、第二信号输入端、第三信号输入端、选择信号输入端、信号输出端、接入所述的第一时钟信号的第一时钟信号输入端和接入所述的第二时钟信号的第二时钟信号输入端，四个三值绝热多米诺T运算电路的选择信号输入端连接，四个三值绝热多米诺D触发器的复位信号输入端连接，第k位的三值绝热多米诺T运算电路的信号输出端通过一个缓冲器与第k位的三值绝热多米诺D触发器的激励信号输入端连接，第k位的三值绝热多米诺T运算电路的第三信号输入端为所述的三值低功耗多米诺移位寄存器的第k位信号输入端，k=l，2，3，4，第I位的三值绝热多米诺T运算电路的第二信号输入端为所述的三值低功耗多米诺移位寄存器的右移信号输入端，第4位的三值绝热多米诺T运算电路的第一信号输入端为所述的三值低功耗多米诺移位寄存器的左移信号输入端，第I位的三值绝热多米诺D触发器的响应信号输出端和第2位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第I位信号输出端，第I位的三值绝热多米诺T运算电路的第一信号输入端、第2位的三值绝热多米诺D触发器的响应信号输出端和第3位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第2位信号输出端，第2位的三值绝热多米诺T运算电路的第一信号输入端、第3位的三值绝热多米诺D触发器的响应信号输出端和第4位的三值绝热多米诺T运算电路的第二信号输入端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第3位信号输出端，第3位的三值绝热多米诺T运算电路的第一信号输入端和第4位的三值绝热多米诺D触发器的响应信号输出端连接且其连接端为所述的三值低功耗多米诺移位寄存器的第4位信号输出端。
2.根据权利要求1所述的一种三值低功耗多米诺移位寄存器，其特征在于所述的三值绝热多米诺D触发器包括三值绝热多米诺文字运算电路、控制信号产生电路和响应信号产生电路，所述的三值绝热多米诺文字`运算电路的信号输入端为所述的三值绝热多米诺D触发器的激励信号输入端，所述的三值绝热多米诺文字运算电路的信号输出端输出逻辑值对应I的文字信号和逻辑值对应2的文字信号，所述的控制信号产生电路包括第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第一 PMOS管和第二 PMOS管，所述的第一 NMOS管的源极和所述的第二 NMOS管的漏极连接，所述的第二 NMOS管的源极、所述的第三NMOS管的漏极和所述的第四NMOS管的漏极连接，所述的第三NMOS管的栅极接入逻辑值对应I的文字信号，所述的第四NMOS管的栅极接入逻辑值对应2的文字信号，所述的第三NMOS管的源极和所述的第一 PMOS管的漏极连接且其连接端为所述的控制信号产生电路的第一控制信号输出端，所述的第一控制信号输出端输出控制逻辑I产生的第一控制信号，所述的第四NMOS管的源极和所述的第二 PMOS管的漏极连接且其连接端为所述的控制信号产生电路的第二控制信号输出端，所述的第二控制信号输出端输出控制逻辑2产生的第二控制信号，所述的响应信号产生电路包括第五NMOS管、第三PMOS管和第四PMOS管，所述的第三PMOS管的栅极与所述的控制信号产生电路的第一控制信号输出端连接，所述的第四PMOS管的栅极与所述的控制信号产生电路的第二控制信号输出端连接，所述的第五NMOS管的源极、所述的第三PMOS管的漏极和所述的第四PMOS管的漏极连接且其连接端为所述的三值绝热多米诺D触发器的响应信号输出端，所述的第一 PMOS管的栅极、所述的第二 PMOS管的栅极、所述的第一 NMOS管的栅极、所述的第四PMOS管的源极和所述的第五NMOS管的漏极连接且其连接端为所述的三值绝热多米诺D触发器的第一时钟信号输入端，所述的第一PMOS管的源极、所述的第二 PMOS管的源极、所述的第一 NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的三值绝热多米诺D触发器的第二时钟信号输入端，所述的第三PMOS管的源极为所述的三值绝热多米诺D触发器的第三时钟信号输入端，所述的第二NMOS管的栅极为所述的三值绝热多米诺D触发器的复位信号输入端。
3.根据权利要求1或2所述的一种三值低功耗多米诺移位寄存器，其特征在于所述的三值绝热多米诺T运算电路包括逻辑0选通电路、逻辑I选通电路和逻辑2选通电路，所述的逻辑0选通电路包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管和第七PMOS管，所述的逻辑I选通电路包括第十一 NMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管、第八PMOS管和第九PMOS管，所述的逻辑2选通电路包括第十五NMOS管、第十六NMOS管、第十七NMOS管、第十PMOS管和第十一 PMOS管，所述的第六NMOS管的源极与所述的第八NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第八NMOS管的源极、所述的第九NMOS管的栅极和所述的第五PMOS管的漏极连接，所述的第十NMOS管的源极、所述的第七PMOS管的漏极、所述的第十四NMOS管的源极、所述的第九PMOS管的漏极、所述的第十七NMOS管的源极和所述的第十一 PMOS管 的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的信号输出端，所述的第九NMOS管的源极、所述的第六PMOS管的漏极、所述的第七PMOS管的栅极和所述的第十三NMOS管的栅极连接，所述的第十一 NMOS管的源极和所述的第十二 NMOS管的漏极连接，所述的第十二 NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十三NMOS管的源极、所述的第八PMOS管的漏极和所述的第九PMOS管的栅极连接，所述的第十五NMOS管的源极与所述的第十六NMOS管的漏极连接，所述的第十六NMOS管的源极、所述的第十PMOS管的漏极、所述的第十一 PMOS管的栅极和所述的第十二 NMOS管的栅极连接，所述的第八NMOS管的栅极和所述的第十六NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的选择信号输入端，所述的第七PMOS管的源极和所述的第十NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第一信号输入端，所述的第九PMOS管的源极和所述的第十四NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第二信号输入端，所述的第十一 PMOS管的源极和所述的第十七NMOS管的漏极连接且其连接端为所述的三值绝热多米诺T运算电路的第三信号输入端，所述的第五PMOS管的栅极、所述的第六PMOS管的栅极、所述的第六NMOS管的栅极、所述的第七NMOS管的栅极、所述的第八PMOS管的栅极、所述的第十一 NMOS管的栅极、所述的第十PMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第一时钟信号输入端，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极、所述的第十NMOS管的栅极、所述的第八PMOS管的源极、所述的第十一 NMOS管的漏极、所述的第十四NMOS管的栅极、所述的第十PMOS管的源极、所述的第十五NMOS管的漏极和所述的第十七NMOS管的栅极连接且其连接端为所述的三值绝热多米诺T运算电路的第二时钟信号输入端。
4.根据权利要求1所述的一种三值低功耗多米诺移位寄存器，其特征在于所述的缓冲器为三值绝热多米诺缓冲器，包括第十八NMOS管、第十九NMOS管、第二十NMOS管、第二^^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、十二 PMOS管、第十三PMOS管、第十四PMOS管和第十五PMOS管，所述的第十八NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极、所述的第十二 PMOS管的漏极和所述的第十三PMOS管的栅极连接，所述的第十三PMOS管的漏极、所述的第二十NMOS管的源极和所述的第二十四NMOS管的源极连接，所述的第二十一 NMOS管的源极和所述的第二十二 NMOS管的漏极连接，所述的第二十二 NMOS管的源极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极和第二十四NMOS管的栅极连接，所述的第二十三NMOS管的源极、所述的第十五PMOS管的漏极和所述的第二十六NMOS管的源极连接，所述的第二十四NMOS管的漏极与所述的第二十五NMOS管的源极连接，所述的第二十五NMOS管的漏极与所述的第二十八NMOS管的栅极连接，所述的第二十六NMOS管的漏极与所述的第二十七NMOS管的栅极连接，所述的第十二 PMOS管的栅极、所述的第十三PMOS管的源极、所述的第十八NMOS管的栅极、所述的第二十NMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的源极、所述的第二十一 NMOS管的栅极、所述的第二十三NMOS管的漏极、所述的第二十五NMOS管的栅极和所述的第二十六NMOS管的栅极连接且其连接端为所述的缓冲器的第一时钟信号输入端，所述的缓冲器的第一时钟信号输入端接入所述的第一时钟信号，所述的第十二 PMOS管的源极、所述的第十八NMOS管的漏极、所述的第二十NMOS管的栅极、所述的第十四PMOS管的源极、所述的第二十一 NMOS管的漏极、所述的第二十三NMOS管的栅极和所述的第二十七NMOS管的漏极连接且其连接端为所述的缓冲器的第二时钟信号输入端，所述的缓冲器的第二时钟信号输入端接入所述的第二时钟信号，所述的第二十八匪OS管的漏极为所述的缓冲器的第三时钟信号输入端，所述的缓冲器的第三时钟信号输入端接入第四时钟信号，所述的第四时钟信号的幅值电平对应逻辑I且其相位与所述的第二时钟信号相同，所述的第十九NMOS管的栅极和所述的第二十二 NMOS管的栅极连接且其连接端为所述的缓冲器的信号输入端，所述的第二十七NMOS管的源极和所述的第二十八NMOS管的源极连接且其连接端为所述的缓冲器的信 号输出端。
【文档编号】G11C19/28GK103594119SQ201310513087
【公开日】2014年2月19日 申请日期:2013年10月25日 优先权日:2013年10月25日
【发明者】汪鹏君, 郑雪松, 杨乾坤 申请人:宁波大学