地址检测电路、包括其的存储系统的制作方法

地址检测电路、包括其的存储系统的制作方法
【专利摘要】一种地址检测电路包括：地址储存单元，适用于在激活命令被激活时接收地址，并且储存最近输入的N个地址；以及地址判断单元，适用于基于储存在地址储存单元中的N个地址，判断当前输入至地址储存单元的地址在激活命令被激活M(1≤M≤N)次的每个时段中是否已被输入了至少临界次数。
【专利说明】地址检测电路、包括其的存储系统
[0001]相关申请的交叉引用
[0002]本申请要求2013年5月28日提交的第10-2013-0060475号韩国专利申请的优先权,其全部内容以引用方式并入本文中。

【技术领域】
[0003]本发明的示例性实施例涉及一种集成电路设计技术，并且更具体而言，涉及一种地址检测电路、一种存储系统和一种地址检测方法。

【背景技术】
[0004]随着存储器的集成度提高，诸如DRAM的存储器中包括的字线之间的间隔减小。随着字线之间的间隔减小，相邻的字线之间的耦合效应可能增大。
[0005]当数据输入至存储器单元以及从存储器单元输出数据时，字线在激活状态与去激活状态之间触发。这样，相邻的字线之间的耦合效应可能增大，并且与频繁激活的字线相邻的字线相连接的存储器单元的数据可能劣化。这种现象被称为字线干扰或字线打击(wordline hammer)。由于字线干扰，在要刷新的存储器单元的预期保持时间之前存储器储器单元的数据就可能劣化。
[0006]图1是描述字线干扰的、说明DRAM中包括的单元阵列的一部分的图。
[0007]在图1中，“WLL”对应于频繁激活的字线(即，具有大量激活次数的字线)，“WLL_1”和“WLL+1”对应于相邻字线，所述相邻字线相邻于频繁激活的字线WLL安置。此外，“CL”表示与频繁激活的字线WLL连接的存储器单元，“CL-1”表示与相邻字线WLL-1连接的存储器单元，“CL+1”表示与相邻字线WLL+1连接的存储器单元。存储器单元CL、CL-1和CL+1分别包括单元晶体管TL、TL-1和TL+1以及单元电容器CAPL、CAPL-1和CAPL+1。作为参考，“BL”和“BL+1”表示位线。
[0008]当字线WLL被激活或去激活时，相邻字线WLL-1和WLL+1的电压由于字线WLL、WLL-1和WLL+1之中发生的耦合效应而增加或减小。因此，影响了充入单元电容器CAPL-1和CAPL+1的电荷量，使得存储器单元“CL-1 ”和“CL+1 ”的数据可能劣化。
[0009]此外，随着字线在激活状态与去激活状态之间触发时产生的电磁波将电子引入至与相邻字线连接的存储器单元的单元电容器中或将电子从所述单元电容器放电，数据有可能劣化。
[0010]为了防止数据由于字线干扰而劣化，可能需要提供用于检测频繁激活的字线的方案和用于储存计数信息的方案。


【发明内容】

[0011]本发明的各种实施例针对一种地址检测电路，其可将输入的地址储存预定时段并且利用储存的地址来检测具有高输入频率的地址。
[0012]本发明的其它实施例针对一种地址检测电路，其可检测具有满足预定条件的输入频率或输入次数的地址。
[0013]另外，本发明的其它实施例针对一种存储系统，其可利用地址检测来防止数据由于字线干扰而劣化。
[0014]在根据本发明的一个实施例中，一种地址检测电路可包括:地址储存单元，适用于在激活命令被激活时接收地址，并且储存最近输入的N个地址；以及地址判断单元，适用于基于储存在地址储存单元中的N个地址，判断在激活命令被激活M(I < M < N)次的每个时段中当前输入至地址储存单元的地址是否已被输入了至少临界次数。
[0015]在根据本发明的一个实施例中，一种地址检测电路可包括:第一检测块，适用于在激活命令被激活时接收地址、储存最近输入的N个地址、以及基于储存的N个地址而在当前输入的地址在激活命令被激活M(1 SMS N)次的每个时段中已被输入了至少第一临界次数时激活第一检测信号；以及第二检测块，适用于在第一检测信号被激活时将当前输入的地址设定为检测目标地址、在第一检测信号被激活时对检测目标地址与当前输入的地址彼此相同的次数进行计数、以及当计数结果至少为第二临界次数时激活第二检测信号。
[0016]第一检测块可在地址被输入时删除储存的N个地址之中的最早储存的地址并且储存输入的地址。
[0017]第一检测块可包括第一至第N储存部，第一至第N储存部中的每个适用于储存地址，第一至第N储存部串联连接，第K (2 SKSN-1)储存部将储存在其中的值输出至第K+1储存部，并且储存从第K-1储存部输出的值。
[0018]第一检测块可包括:第一至第N比较部，适用于将储存在第一至第N储存部之中的相对应的储存部中的地址与当前输入的地址进行比较；以及检测信号发生部，适用于基于第一至第N比较部的比较结果，当储存在第一至第L (N = MXL)组中的每M个地址之中的与当前输入的地址相同的地址的数目等于或大于临界次数时，激活检测信号，其中，第一至第L组包括第一至第N储存部之中的M个储存部。
[0019]当检测到在激活命令被激活M(1 ^ N)次的每个时段中地址被输入了至少临界次数时，可将第一检测块初始化。
[0020]当在第一检测信号被激活时当前输入的地址与检测目标地址彼此不同时，第二检测块可将检测目标地址改变为当前输入的地址并且将计数结果初始化。
[0021]在根据本发明的一个实施例中，一种存储系统可包括:存储器，其包括单元阵列和检测块，其中所述单元阵列包括与第一至第N字线中的每个连接的多个存储器单元，所述检测块适用于在激活命令被输入时接收与第一至第N字线中的一个相对应的地址、储存最近输入的N个地址、以及基于储存的N个地址来检测在激活命令被激活M(1 SMSN)次的每个时段中已被输入了至少临界次数的高输入频率地址；以及存储器控制器，适用于在特殊模式下将包括高输入频率地址的至少一个地址和具有与高输入频率地址相邻的值的至少一个相邻地址施加至存储器。
[0022]检测块可在地址被输入时删除储存的N个地址之中的最早储存的地址，并且储存输入的地址。
[0023]存储器控制器可在检测信号被激活时储存高输入频率地址，并且使存储器进入特殊模式。
[0024]检测块可包括:地址储存单元，适用于在激活命令被激活时接收地址并且储存最近输入的N个地址；以及地址判断单元，适用于基于储存在地址储存单元中的N个地址，判断当前输入至地址储存单元的地址在激活命令被激活M(1 ^ N)次的每个时段中是否已被输入了至少临界次数。
[0025]检测块可包括:第一检测块，适用于在激活命令被激活时接收地址、储存最近输入的N个地址、以及基于储存的N个地址而在当前输入的地址在激活命令被激活M(I ^M^N)次的每个时段中已被输入了至少第一临界次数时激活第一检测信号；以及第二检测块，适用于在第一检测信号被激活时将当前输入的地址设定为检测目标地址、在第一检测信号被激活时对检测目标地址与当前输入的地址彼此相同的次数进行计数、以及在计数结果至少为第二临界次数时激活第二检测信号。
[0026]在根据本发明的一个实施例中，一种地址检测电路可包括:第一检测块，适用于在激活命令被激活时接收地址、储存最近输入的N个地址、以及基于储存的N个地址而在当前输入的地址在激活命令被激活M(1 ^ N)次的每个时段中已被输入了至少第一临界次数时激活第一检测信号；第二检测块，适用于在第一检测信号被激活时接收地址、储存最近输入的X个地址、以及基于储存的X个地址而在当前输入的地址在第一检测信号被激活y(i^y^X)次的每个时段中已被输入了至少第二临界次数时激活第二检测信号。
[0027]第一检测块可在地址被输入时删除储存的N个地址之中的最早储存的地址并且储存输入的地址，第二检测块可在地址被输入时删除储存的X个地址之中的最早储存的地址并且储存输入的地址。
[0028]第一检测块可包括第一至第N储存部，第一至第N储存部中的每个适用于储存输入的N个地址中的一个，第一至第N储存部串联连接，第K (2 < K < N-1)储存部将储存在其中的值输出至K+1储存部，并且储存从第K-1储存部输出的值；第二检测块可包括第一至第X储存部，第一至第X储存部中的每个适用于储存输入的X个地址中的一个，第一至第X储存部串联连接，第K (2 ^ X-1)储存部将储存在其中的值输出至第K+1储存部，并且储存从第K-1储存部输出的值。
[0029]第一检测块可包括:第一至第N比较部，适用于将储存在第一至第N储存部之中的相对应的储存部中的地址与当前输入的地址进行比较；以及第一检测信号发生部，适用于基于第一至第N比较部的比较结果，当储存在第一至第L(N = MXL)组中的每M个地址之中的与当前输入的地址相同的地址的数目等于或大于与第一临界次数相对应的第一临界数目时，激活第一检测信号，其中，第一至第L组包括第一至第N储存部之中的M个储存部。
[0030]第二检测块可包括:第一至第X比较部，适用于将储存在第一至第X储存部之中的相对应的储存部中的地址与当前输入的地址进行比较；以及第二检测信号发生部，适用于基于第一至第X比较部的比较结果，当储存在第一至第Z (X = YXZ)组中的每Y个地址之中的与当前输入的地址相同的地址的数目等于或大于与第一临界次数相对应的第一临界数目时，激活第二检测信号，其中，第一至第Z组包括第一至第X储存部之中的M个储存部。
[0031]当检测到在激活命令被激活M(1 ^ N)次的每个时段中被输入了至少第一临界次数的地址时可将第一检测块初始化，以及当检测到在激活命令被激活Y (I < Y < X)次的每个时段中被输入了至少第二临界次数的地址时可将第二检测块初始化。
[0032]在根据本发明的一个实施例中，一种地址检测电路可包括:第一至第N储存部，其串联连接并且适用于在移位信号被激活时将储存在其中的值移位；第一至第N比较部，适用于将储存在第一至第N储存部之中的相对应的储存部中的值与输入至第一储存部的地址进行比较；以及检测信号发生部，适用于基于第一至第N比较部的比较结果，当在第一至第N储存部所储存的地址之中检测到与输入的地址相同的至少一个检测地址时，激活检测信号。
[0033]第一储存部可在移位信号被激活时储存输入的地址。
[0034]第一至第N储存部可划分成每个都包括第一至第N储存部之中的M个储存部的第一至第L (N = MXL)组，当在相应的第一至第L组所储存的地址之中检测到与输入的地址相同的地址时，检测信号发生部可激活检测信号。
[0035]当检测信号被激活时，可将第一至第N储存部初始化。
[0036]在根据本发明的一个实施例中，一种地址检测电路可包括:第一至第N储存部，其串联连接；以及第一至第N比较部，适用于将储存在第一至第N储存部之中的相对应的储存部中的值与输入至第一储存部的地址进行比较，其中，基于第一至第N比较部的比较结果，当在第一至第N储存部所储存的地址之中检测到与输入至第一储存部的地址相同的地址时，第一至第N储存部激活检测信号，以及当未检测到与输入至第一储存部的地址相同的地址时，第一至第N储存部将储存在其中的值移位，并且第一储存部储存输入至其的地址。
[0037]在根据本发明的一个实施例中，一种地址检测电路可包括:第一检测块，适用于储存一个或更多个第一地址、当在一个或更多个第一地址之中检测到与输入的地址相同的第一地址时激活第一检测信号、以及当未检测到与输入的地址相同的第一地址时储存输入的地址；以及第二检测块，适用于储存一个或更多个第二地址、在第一检测信号被激活时接收与输入的地址相同的第一检测地址、当在一个或更多个第二地址之中检测到与输入的地址相同的第二地址时激活第二检测信号、以及当未检测到与输入的地址相同的第二地址时储存输入的第一检测地址。
[0038]在根据本发明的一个实施例中，一种存储系统可包括:存储器，包括单元阵列和检测块，所述单元阵列包括与多个字线中的每个连接的一个或更多个存储器单元，所述检测块适用于将储存在其中的一个或更多个地址之中的与连同激活命令一起输入的地址相同的地址检测为高输入频率地址，以及当未检测到高输入频率地址时储存输入的地址；以及存储器控制器，适用于在特殊模式下将包括高输入频率地址的至少一个地址施加至存储器。
[0039]当检测到高输入频率地址时，存储器可将高输入频率地址输出至存储器控制器。
[0040]当检测到高输入频率地址时，检测块可删除一个或更多个储存的地址之中的与输入的地址相同的地址。
[0041]存储器可在特殊模式下将多个字线之中的与对应于高输入频率地址的字线相邻的至少一个字线激活。
[0042]在根据本发明的一个实施例中，一种地址检测方法可包括以下步骤:接收地址的输入；检测一个或更多个储存的第一地址之中的与输入的地址相同的第一地址；以及当检测到与输入的地址相同的第一地址时输出与输入的地址相同的第一地址；以及当未检测到与输入的地址相同的第一地址时储存输入的地址。
[0043]当检测到与输入的地址相同的第一地址时，可在一个或更多个储存的第一地址之中删除与输入的地址相同的第一地址。
[0044]地址检测方法可进一步包括:当检测到与输入的地址相同的第一地址时，接收与输入的地址相同的第一地址的输入；检测一个或更多个储存的第二地址之中的与输入的第一地址相同的第二地址；当检测到与输入的第一地址相同的第二地址时，输出与输入的第一地址相同的第二地址；以及当未检测到与输入的第一地址相同的第二地址时，储存输入的第一地址。
[0045]当检测到与输入的第一地址相同的第二地址时，可在一个或更多个储存的第二地址之中删除与输入的第一地址相同的第二地址。
[0046]根据以上实施例，通过储存最近输入的地址并且将储存的地址与当前输入的地址进行比较，可以检测具有高输入频率的地址。
[0047]此外，实施例中说明了，可以提供如下的地址检测电路和存储系统，所述地址检测电路可利用根据预定条件而储存的地址和储存地址的历史来检测具有满足预定条件的输入频率或输入次数的地址。
[0048]实施例中进一步说明了，通过利用检测到的地址将具有高激活频率的字线(即，频繁激活的字线)的相邻字线刷新，可防止数据由于字线干扰而劣化。

【专利附图】

【附图说明】
[0049]图1是描述字线干扰的、说明DRAM中包括的单元阵列的一部分的图；
[0050]图2是用于解释存储系统中的特殊刷新操作的时序图；
[0051]图3是说明根据本发明的实施例的地址检测电路的框图；
[0052]图4是说明图3中所示的检测信号发生部的各种实例的详细图；
[0053]图5是说明根据本发明的另一实施例的地址检测电路的框图；
[0054]图6是说明根据本发明的另一实施例的地址检测电路的框图；
[0055]图7是说明根据本发明的另一实施例的存储系统的框图；
[0056]图8是说明根据本发明的另一实施例的地址检测电路的框图；
[0057]图9是说明根据本发明的另一实施例的地址检测电路的框图；
[0058]图10是说明根据本发明的另一实施例的存储系统的框图；以及
[0059]图11是说明根据本发明的另一实施例的地址检测方法的流程图。

【具体实施方式】
[0060]下面将参照附图更详细地描述各种实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并将向本领域技术人员充分地传达本发明的范围。在本公开中，相似的附图标记在本发明的不同附图与实施例中表示相似的部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句中特意提及，单数形式可以包括复数形式。
[0061]在以下说明中，高输入频率地址是指这样的地址，其以满足由设计者预先设定的条件的特定频率而被输入。在图3的地址检测电路中，高输入频率地址可被设定为这样的地址，其在激活命令ACT被激活M(1 SMS N)次的每个时段中被输入了至少临界次数。数目M和临界次数可根据设计而改变。在图5的地址检测电路中，高输入频率地址可被设定为这样的地址，其在激活命令ACT被激活M(1 <M<N)次的每个时段中经由至少第一临界次数而输入并且连续地出现至少第二临界次数。
[0062]图2是说明存储系统中的特殊刷新操作的时序图。使用特殊刷新操作来实质上防止与具有满足参考次数的激活次数的字线相邻的字线相连接的存储器单元的数据由于字线干扰而劣化。
[0063]存储器(图2中未示出)包括第一至第N字线(N是自然数)。存储器接收并处理各种信号，诸如命令信号CMD、地址ADD〈0:A>和数据(图2中未示出)。在下文，与第一至第N字线之中的第L(L是满足I彡L彡N的自然数)字线相对应的地址的值将由“L”表
/Jn ο
[0064]第一至第N字线已被激活的频率与对应于第一至第N字线的地址连同激活命令一起被输入至存储器的频率相同。因此，存储器判断对应于第一至第N字线的地址连同激活命令一起被输入至存储器的频率是否满足预定条件。用于判断高输入频率地址的标准可根据设计而改变。
[0065]当特定地址组合连同模式寄存器设定命令MRS —起被输入至存储器时，存储器通过模式寄存器设定而进入特殊模式(即，“进入”设定)。此外，当特定地址组合连同模式寄存器设定命令MRS—起被输入时，存储器退出特殊模式(即，“退出”设定)。通过经由模式寄存器设定命令MRS和特定地址组合进入特殊模式而补偿数据劣化仅出于说明性目的。举例而言，也可以根据设计而利用新定义的信号或现有信号组合来控制存储器执行补偿操作。
[0066]在特殊模式下，存储器以“补偿周期”为单位来操作，所述“补偿周期”包括将与高输入频率地址相对应的字线相邻的字线激活的操作。在下文，将针对与第L字线相对应的地址L是高输入频率地址的情况进行说明。
[0067]在每个补偿周期中，第一激活命令ACT和高输入频率地址L被输入至存储器。在已过去预定时间之后，预充电命令PRE被输入至存储器。存储器响应于激活命令ACT和地址L而激活第L字线，以及响应于预充电命令PRE而将被激活的第L字线去激活。
[0068]然后，在第一循环之后连同激活命令ACT —起依次输入与第L字线相邻的字线相对应的地址L+1和L-1。在图2中，第二激活命令ACT和地址L+1被输入，第三激活命令ACT和地址L-1被输入。因此，存储器的第L+1字线和第L-1字线依次被激活。用作参考，地址L+1和地址L-1的输入次序可改变。
[0069]当激活与第L字线相邻的字线的操作完成时，存储器通过模式寄存器设定命令MRS与从存储器控制器(图2中未示出)输入的地址的组合来退出特殊模式。
[0070]当特定字线被激活时，与该字线连接的存储器单元的数据被刷新。因此，在特殊模式下，通过激活与高输入频率地址相对应的字线相邻的字线，可以实质上防止由于字线干扰而发生数据劣化。下文，将针对用于检测高输入频率地址的地址检测电路和能够利用高输入频率地址来防止字线干扰的存储系统进行说明。
[0071]图3是根据本发明的实施例的地址检测电路的框图。
[0072]参考图3，地址检测电路包括:地址储存单元310，适用于每当激活命令ACT被激活时被输入有地址ADD并且储存最近输入的N个地址；以及地址判断单元320，适用于:基于储存在地址储存单元310中的N个地址，判断当前输入至地址储存单元310的地址在激活命令ACT被激活M(KMSN)次的每个时段中是否已被输入了至少临界次数。尽管图3示出N = 12的情况，但应注意N可根据设计而改变。
[0073]下文将参考图3详细地说明地址检测电路。
[0074]地址储存单元310被施加有激活命令ACT和地址ADD。地址储存单元310储存每当激活命令ACT被激活时被施加的地址ADD。地址储存单元310储存最近输入的N个地址。当地址ADD被输入时，地址储存单元310删除储存的N个地址之中的最早储存的地址，并且储存当前输入的地址ADD。即，地址储存单元310利用当前输入的地址ADD来更新储存的N个地址之中的最早储存的地址。
[0075]针对此操作，地址储存单元310包括第一储存部ST0_1至第N储存部ST0_N，每个储存部适用于储存最近输入的N个地址中的一个。第一储存部ST0_1至第N储存部ST0_N串联连接。第K(2彡K彡N-1)储存部ST0_K将储存在其中的值输出至第K+1储存部ST0_K+1，并且储存从第K-1储存部ST0_K-1输出的值。第一储存部ST0_1储存输入至地址储存单元310的地址，以及当从第N-1储存部ST0_N-1输出的地址被输入至第N储存部ST0_N时，删除储存在第N储存部ST0_N中的值。每当地址ADD被输入至地址储存单元310时，可将储存在第一储存部ST0_1至第N储存部ST0_N中的值移位。由于在地址被输入时地址被依次储存在第一储存部ST0_1至第N储存部ST0_N中、并且由于储存当前输入的地址且删除最早储存的地址，因此地址储存单元310总是储存最近输入的N个地址。
[0076]当检测到高输入频率地址时，地址储存单元310被初始化。如果地址储存单元310被初始化，则储存在第一储存部ST0_1至第N储存部ST0_N中的地址全部被删除，并且随着地址随后被输入，地址被依次储存在第一储存部ST0_1至第N储存部ST0_N中。
[0077]地址判断单元320基于储存在地址储存单元310中的N个地址而检测高输入频率地址。详细地，地址判断单元320将当前输入至地址储存单元310的地址ADD与储存在地址储存单元310中的N个地址ADDl至ADDN进行比较，并且利用比较结果来检测在激活命令ACT被激活M(1 ^ N)次的每个时段中被输入了至少临界次数的高输入频率地址。
[0078]针对此操作，地址判断单元320包括第一比较部C0M_1至第N比较部C0M_N和检测信号发生部321。第一比较部C0M_1至第N比较部C0M_N将储存在第一储存部ST0_1至第N储存部ST0_N之中的与第一比较部C0M_1至第N比较部C0M_N相对应的储存部中的地址与当前输入的地址ADD进行比较。基于第一比较部C0M_1至第N比较部C0M_N的比较结果，当储存在第一组Gl至第L (L满足条件N = MXL)组GL中的每M个地址之中的与当前输入的地址ADD相同的地址等于或大于临界次数时，检测信号发生部321激活检测信号DET0第一组Gl至第L组GL每个包括第一储存部ST0_1至第N储存部ST0_N之中的M个储存部。
[0079]第一比较部C0M_1至第N比较部C0M_N输出将储存在第一储存部ST0_1至第N储存部ST0_N之中的与第一比较部C0M_1至第N比较部C0M_N相对应的储存部中的地址与当前输入的地址ADD进行比较的结果。第K(1彡K彡N)比较部C0M_K将储存在第K储存部ST0_K中的地址ADDK与当前输入的地址ADD进行比较，并且在它们彼此相同时激活第K比较信号EQK，以及在它们彼此不相同时去激活第K比较信号EQK。
[0080]检测信号发生部321基于第一比较信号EQl至第N比较信号EQN而判断当前输入的地址ADD是否是高输入频率地址。在当前输入的地址ADD是高输入频率地址时，检测信号发生部321激活检测信号DET。第一储存部ST0_1至第N储存部STO_N被划分成每个都包括M个储存部的第一组Gl至第L组GL。检测信号发生部321基于与第一组Gl至第L组GL中的每个相对应的M个比较信号，判断储存在第一组Gl至第L组GL中的每个中的M个地址之中的与当前输入的地址ADD相同的地址的数目是否至少为临界次数。当在所有的第一组Gl至第L组GL中的每个中与当前输入的地址ADD相同的地址的数目至少为临界数目时，当前输入的地址ADD与在激活命令ACT被激活M(1 ^ N)次的每个时段中被输入了至少临界次数的高输入频率地址相对应。
[0081]图4说明图3中所示出的检测信号发生部321的详细图。第一配置321A对应于M = N并且临界次数为I的情况。即，当最近N次输入地址的时候，在当前输入的地址ADD已被输入了至少一次时，检测信号DET被激活。第二配置321B对应于M = 3并且临界次数为I的情况。即，当最近N次输入地址的时候，每当输入地址三次当前输入的地址ADD就已被输入了至少一次时，检测信号DET被激活。以此方式，高输入频率地址的条件可根据设计而改变。
[0082]下文将说明地址检测电路的整体操作。以下将针对N = 12、M = 3并且临界次数为“I”的情况进行说明，即，将这样的地址设定为高输入频率地址的情况:当最近十二次输入地址的时候，每当输入地址三次时该地址就被输入了至少一次。
[0083]从初始化状态开始，即，从没有地址储存在第一储存部ST0_1至第十二储存部ST0_12中的状态开始，地址储存单元310储存每当激活命令ACT被激活时被输入的地址ADD。如果在所有的第一储存部ST0_1至第十二储存部ST0_12中都储存有地址ADD，则每当地址ADD被输入时，输入的地址ADD被储存在第一储存部ST0_1中、储存在第一储存部ST0_1至第i^一储存部ST0_11中的值被移位、储存在第十二储存部ST0_12中的值被删除。第一储存部ST0_1至第十二储存部ST0_12被划分成第一组Gl至第四组G4。第一组Gl包括第一储存部ST0_1至第三储存部ST0_3，第二组G2包括第四储存部ST0_4至第六储存部ST0_6,第三组G3包括第七储存部ST0_7至第九储存部ST0_9，第四组G4包括第十储存部ST0_10至第十二储存部ST0_12。
[0084]地址判断单元320中包括的第一比较部C0M_1至第十二比较部C0M_12将分别储存在第一储存部ST0_1至第十二储存部ST0_12中的地址ADDl至ADD12与当前输入的地址ADD进行比较，并且产生第一比较信号EQl至第十二比较信号EQ12。基于第一比较信号EQl至第十二比较信号EQ12，当在所有的第一组Gl至第四组G4中的每个中都存在与当前输入的地址ADD相同的至少一个地址时，检测信号发生部321激活检测信号DET。为此，检测信号发生部321可包括多个逻辑门ORl至0R4和AND。上文所说明的地址检测电路可检测这样的地址:当最近十二次输入地址的时候，每当输入地址三次时该地址就被输入了至少一次。
[0085]第一配置321A与M = N并且临界次数为“I”的情况相对应。举例而言，当N = 12时，当最近12次输入地址ADD的时候，在当前输入的地址ADD已被输入了至少一次时，检测信号DET被激活。针对此操作，检测信号发生部321包括多个门0R5至0R9。当第一比较信号EQl至第十二比较信号EQ12之中的至少一个比较信号被激活时，检测信号发生部321激活检测信号DET。
[0086]尽管上文实例中说明了用于检测高输入频率地址的条件数为“1”，但应注意，可以在至少两个条件之一得到满足或至少两个条件全部都得到满足时检测到高输入频率地址。在此情况下，可根据一个或多个条件仅改变检测信号发生部321的配置。
[0087]根据实施例的地址检测电路可检测满足预定条件的高输入频率地址。高输入频率地址可用来解决由于字线干扰而导致的问题。
[0088]图5是说明根据本发明的另一实施例的地址检测电路的框图。图5的地址检测电路可包括图3的地址检测电路。
[0089]参考图5，地址检测电路包括:第一检测块510，适用于每当激活命令ACT被激活时被输入有地址ADD、储存最近输入的N个地址、以及基于所储存的N个地址而在当前输入的地址ADD在激活命令ACT被激活M(1N)次的每个时段中已被输入了至少第一临界次数时激活第一检测信号DETl ;以及第二检测块520，适用于在第一检测信号DETl被激活时将当前输入的地址ADD设定为检测目标地址TAR_ADD、每当第一检测信号DETl被激活时将检测目标地址TAR_ADD与当前输入的地址ADD彼此相同的次数计数，以及当计数结果至少为第二临界次数时激活第二检测信号DET2。
[0090]下文将参考图3至图5详细地说明地址检测电路。
[0091]第一检测块510可与图3的地址检测电路相同。以与上文参考图3所说明的方式相同的方式，第一检测块510通过检测当前输入的地址ADD在激活命令ACT被激活M(1 N)次的每个时段中是否已被输入了至少第一临界次数而激活第一检测信号DETl。
[0092]第二检测块520在第一检测信号DETl被激活时储存输入至第一检测块510的地址ADD，并且将输入至第一检测块510的地址ADD设定为检测目标地址TAR_ADD。每当第一检测信号DETl被激活时，第二检测块520将输入至第一检测块510的地址ADD与检测目标地址TAR_ADD进行比较。第二检测块520对输入至第一检测块510的地址ADD与检测目标地址TAR_ADD彼此相同时的次数进行计数。当输入至第一检测块510的地址ADD与检测目标地址TAR_ADD彼此不同时，第二检测块520储存输入至第一检测块510的地址ADD，并且将输入至第一检测块510的地址ADD设定为检测目标地址TAR_ADD。
[0093]每当第一检测信号DETl被激活时，第二检测块520对输入至第一检测块510的地址ADD与检测目标地址TAR_ADD彼此相同时的次数进行计数。当计数结果至少为第二临界次数时，第二检测块520激活第二检测信号DET2。因此，由图5的地址检测电路检测到的高输入频率地址是这样的地址，该地址在激活命令ACT被激活M(1 SMSN)次的每个时段中经由至少第一临界次数而输入并且出现至少第二临界次数。
[0094]针对此操作，第二检测块520可包括控制单元521、储存单元522和计数单元523。控制单元521适用于在第一检测信号DETl被激活时将输入至第一检测块510的地址ADD储存在储存单元522中。储存在储存单元522中的地址被设定为检测目标地址TAR_ADD。此后，当第一检测信号DETl被激活时，控制单元521将输入至第一检测块510的地址ADD与检测目标地址TAR_ADD进行比较。控制单元510在两个地址彼此相同时激活计数信号CNT，而在两个地址彼此不同时将输入至第一检测块510的地址ADD储存在储存单元522中。计数单元523在每当计数信号CNT被激活时执行计数，以及当计数结果至少为第二临界次数时激活标记信号OVER。控制单元521响应于标记信号OVER而激活第二检测信号DET2、将储存在储存单元522中的值输出至第二检测块520外部、以及将第二检测块520初始化。
[0095]下文将说明地址检测电路的整体操作。以下将针对N = 12、M = 3、第一临界次数为“I”并且第二临界次数为5的情况进行说明，即，如下的地址为高输入频率地址的情况:该地址是当最近十二次输入地址的时候、每当输入三次地址时就经由至少一次而输入的地址，其连续地出现至少五次。
[0096]第一检测信号DETl被激活的过程与上文参考图3所说明的过程相同。当第一检测信号DETl被激活时，第二检测块520将当前输入的地址ADD设定为检测目标地址TAR_ADD。此后，第二检测块520在每当第一检测信号DETl被激活时将当前输入的地址ADD与检测目标地址TAR_ADD进行比较，以及在当前输入的地址ADD与检测目标地址TAR_ADD至少五次连续地彼此相同时激活第二检测信号DET2并且输出检测目标地址TAR_ADD。在与检测目标地址TAR_ADD相同的地址ADD被输入至少五次之前，当检测目标地址TAR_ADD与当前输入的地址ADD彼此不同时，第二检测块520利用当前输入的地址ADD来更新检测目标地址TAR_ADD并且将计数单元523的计数结果初始化。
[0097]尽管参考图5说明了可设定仅一个检测目标地址TAR_ADD，但检测目标地址TAR_ADD的数目可根据设计而改变。可通过增加要储存在储存单元522中的地址的数目、以及增加用于在第一检测信号DETl被激活时将这些地址与当前输入的地址ADD进行比较并对各对地址彼此相同时的次数进行计数的计数单元523的数目，来增加检测目标地址TAR_ADD的数目。如果检测目标地址TAR_ADD的数目增加，则可通过将增加了数目的地址同时设定为要变为高输入频率地址的候选者而检测高输入频率地址。
[0098]根据实施例的地址检测电路可检测满足预定条件的高输入频率地址。可利用第二检测块520来设定各种条件。高输入频率地址可用来解决由于字线干扰而导致的问题。
[0099]图6是说明根据本发明的另一实施例的地址检测电路的框图。图6的地址检测电路可包括两个图3中所示出的地址检测电路，这两个地址检测电路串联连接。
[0100]参考图6，地址检测电路包括:第一检测块610，适用于每当激活命令ACT被输入时被输入有地址ADD、储存最近输入的N个地址、以及基于储存的N个地址而在当前输入的地址在激活命令ACT被激活M(1 ^ N)次的每个时段中已被输入了至少第一临界次数时来激活第一检测信号DETl ;以及第二检测块620，适用于每当第一检测信号DETl被激活时被输入有地址ADD、储存最近输入的X个地址、以及基于储存的X个地址而在当前输入的地址在第一检测信号DETl被激活Y (I ^ Y^X)次的每个时段中已被输入了至少第二临界次数时来激活第二检测信号DET2。
[0101]下文将参考图3、图4和图6详细地说明地址检测电路。
[0102]第一检测块610可与图3的地址检测电路相同。以与上文参考图3所说明的方式相同的方式，第一检测块610通过检测当前输入的地址ADD在激活命令ACT被激活M(KMSN)次的每个时段中是否已被输入了至少第一临界次数而激活第一检测信号DETl。
[0103]第二检测块620与图3的地址检测电路大体相同，除了第二检测块620是通过检测当前输入的地址ADD在第一检测信号DETl而非激活命令ACT被激活Y(1X)次的每个时段中是否已被输入了至少第二临界次数来激活第二检测信号DET2以外。
[0104]当与第一检测块610比较时，在第二检测块620中，激活命令ACT变为第一检测信号DET1、储存X个地址而非N个地址、以及当前输入的地址ADD在每当第一检测信号DETl被激活Y次而非M次时已被输入了至少第二临界次数而非至少第一临界次数时激活第二检测信号DET2。即，除了这些区别以外，第二检测块620的配置和操作与第一检测块610的配置和操作相同。X的值可等于或不同于N，Y的值可等于或不同于M。
[0105]针对上文所说明的操作，第二检测块620包括:地址储存单元621，适用于储存X个地址；以及地址判断单元622，适用于将储存在地址储存单元621中的X个地址与地址ADD进行比较并且产生第二检测信号DET2。当地址ADD被输入时，地址储存单元621删除储存的X个地址之中的最早储存的地址，并且储存输入的地址ADD。储存输入的地址并且删除最早储存的地址的方式与上文参考图3所说明的方式相同。
[0106]第二检测块620包括第一至第X储存部(分别对应于图3的储存部ST0_1至ST0_12，其数目为X)，每个储存部适用于储存输入的X个地址中的一个。第一至第X储存部串联连接。第L (2彡L彡X-1)储存部将储存在其中的值输出至第L+1储存部并且储存从第L-1储存部输出的值。
[0107]第二检测块620包括:第一至第X比较部(分别对应于图3的比较部C0M_1至C0M_12，其数目为X)，适用于将储存在第一至第X储存部之中的与第一至第X比较部相对应的储存部中的地址与当前输入的地址进行比较；以及检测信号发生部，适用于:基于第一至第X比较部的比较结果，在与当前输入的地址相同的地址在每个都包括第一至第X储存部之中的Y个储存部的第一至第Z (Z满足条件X = YXZ)组中所储存的相应Y个地址中出现了与第二临界次数相对应的第二临界数目时，激活第二检测信号DET2。
[0108]当检测到地址在第一检测信号DETl被激活Y(1 ^ Y^X)次的每个时段中被输入了至少第二临界次数时，第二检测块620将储存的地址初始化。
[0109]下文将说明地址检测电路的整体操作。在N = X=12、M = Y = 3并且第一临界次数和第二临界次数为“I”的情况下，当最近十二次输入地址的时候，在每当输入地址三次就有一地址已被输入了至少一次时，第一检测块610激活第一检测信号DETl ;当最近十二次激活第一检测信号DETl (即，输入地址)的时候，在每当输入地址三次就有一地址已被输入了至少一次的每个时段中，第二检测块620激活第二检测信号DET2。
[0110]以此方式，通过串联连接图3的地址检测电路而使用这些地址检测电路，要考虑的地址的输入范围可加宽，并且可以利用精确条件来检测到高输入频率地址。尽管图6中示出了通过串联连接图3的两个地址检测电路来检测地址，但可以设想可根据设计而通过串联连接类似于图3所配置和操作的至少三个地址检测电路来检测地址。在此情况下，每当地址检测电路增加I级时可考虑的地址输入范围以乘法的形式加宽。
[0111]图7是说明根据本发明的另一实施例的存储系统的框图。
[0112]参考图7，存储系统包括:存储器710，包括单元阵列711和检测块712，所述单元阵列711包括与多个字线WLl至WLN中的每个连接的多个存储器单元CELL，所述检测块712适用于:每当激活命令ACT被输入时被输入有与多个字线WLl至WLN中的一个相对应的地址、储存最近输入的N个地址、以及基于储存的N个地址来检测在激活命令ACT被激活M(1 ^ N)次的每个时段中已被输入了至少临界次数的高输入频率地址HADD ;以及存储器控制器720，适用于在特殊模式下将包括高输入频率地址HADD的至少一个地址施加至存储器710。所述至少一个地址可包括高输入频率地址HADD和具有与高输入频率地址相邻的值的至少一个相邻地址。所述至少一个相邻地址可以是多个字线WLl至WLN之中的与对应于高输入频率地址HADD的字线相邻的字线的地址。在高输入频率地址HADD的值为“5”的情况下，相邻值指示具有值“4”或“6”的地址。存储器710可包括储存块713，所述储存块713适用于在检测信号DET被激活时储存输入的地址ADD，以及将输入的地址ADD输出作为高输入频率地址HADD。
[0113]图7的存储器710中包括的检测块712可以是图3的地址检测电路、图5的地址检测电路以及图6的地址检测电路中的一个。在检测块712是图3的地址检测电路的情况下，高输入频率地址HADD是在激活命令ACT被激活M(1 ^ M ^ N)次的每个时段中已被输入了至少临界次数的地址；在检测块712是图5的地址检测电路的情况下，高输入频率地址HADD是在激活命令ACT被激活M(1 SMS N)次的每个时段中经由至少第一临界次数而输入并且连续地出现至少第二临界次数的地址。在检测块712是图6的地址检测电路的情况下，高输入频率地址HADD是在激活命令ACT被激活M(1 ^ M ^ N)次的每个时段中经由至少第一临界次数而输入、以及在第一检测信号DETl被激活Y (I ^ Y^X)次的每个时段中出现至少第二临界次数的地址。由于检测块712的详细操作与上文参考图3至图6所说明的详细操作相同，因此这里不再赘述。
[0114]用作参考，存储器控制器720将包括芯片选择信号CSB、激活控制信号ACTBjf地址选通信号RASB、列地址选通信号CASB和写入使能信号WEB的命令信号输入至存储器710。由存储器控制器720将特定命令施加至存储器710是指以上命令信号CSB、ACTB、RASB、CASB和WEB的组合对应于特定命令。例如，由存储器控制器720将激活命令ACT施加至存储器710是指由存储器控制器720施加至存储器710的命令信号CSB、ACTB、RASB、CASB和WEB的组合对应于激活命令ACT。存储器710中包括的命令译码器(未示出)将命令信号CSB、ACTB, RASB, CASB和WEB译码并且在存储器710内部产生命令。除了所述多个命令信号CSB、ACTB、RASB、CASB和WEB之外，存储器控制器720将地址ADD、数据DATA等施加至存储器710以用于存储器710的操作。
[0115]在以下说明中，特殊模式表示这样的操作模式:其用于激活与高激活频率字线(即，与高输入频率地址相对应的字线或频繁激活的字线)相邻并且激活频率至少满足预定条件的字线，由此将与所述字线连接的多个存储器单元的数据刷新。
[0116]下文将参考图7详细地说明存储系统。
[0117]在存储器710中，命令译码器将从存储器控制器720施加的多个命令信号CSB、ACTB、RASB、CASB和WEB译码，并且产生用于激活字线的激活命令、用于将字线预充电的预充电命令、用于刷新存储器单元的刷新命令、用于读取存储器单元的数据的读取命令、用于将数据写入至存储器单元的写入命令、以及用于设定模式寄存器的模式寄存器设定命令MRS。
[0118]在一般操作模式下而不是特殊模式下，存储器710激活与输入的地址ADD相对应的字线并且访问与激活的字线连接的存储器单元(即，执行数据读取操作或数据写入操作)。检测块712响应于激活命令ACT和地址ADD而检测高输入频率地址HADD，并且当检测到高输入频率地址HADD时激活检测信号DET。当检测信号DET被激活时，储存块713储存地址ADD。储存在储存块713中的地址ADD变为高输入频率地址HADD。存储器710将高输入频率地址HADD输入至存储器控制器720。
[0119]当检测信号DET被激活时，存储器控制器720可控制存储器710执行特殊模式下的操作。存储器控制器720可在检测信号DET被激活时立即使存储器进入特殊模式，或可在检测信号DET被激活之后已过去预定时间时使存储器710进入特殊模式。存储器710从其进入特殊模式的时刻至其退出特殊模式的时刻在特殊模式下操作。
[0120]当检测信号DET被激活时，存储器控制器720通过多个命令信号CSB、ACTB、RASB、CASB和WEB以及地址ADD的组合来使存储器710进入特殊模式。如果存储器710进入特殊模式，则存储器控制器720连同激活命令ACT —起依次施加高输入频率地址L以及地址L+1和L-1，所述地址L+1和L-1对应于与高输入频率地址L相对应的字线相邻的字线。存储器710响应于激活命令ACT而激活分别与地址L、L+1和L-1相对应的第L字线WLL、第L+1字线WLL+1和第L-1字线WLL-1。如果在特殊模式下的操作完成，则存储器控制器720通过多个命令信号CSB、ACTB、RASB、CASB和WEB以及地址ADD的组合来使存储器710退出特殊模式。
[0121]在根据实施例的存储系统中，设定预定条件，满足此条件的地址被检测到且被储存作为高输入频率地址，并被输入至存储器控制器720以允许存储器710在特殊模式下操作。因此，通过将与高激活频率字线相邻的字线相连接的存储器单元刷新，可以防止数据由于字线干扰而劣化。
[0122]将返回参考图3和图4说明根据另一实施例的地址检测电路。
[0123]参考图3，地址检测电路包括:第一储存部ST0_1至第N储存部ST0_N，其串联连接并且适用于每当移位信号ACT被激活时将储存在其中的值移位；第一比较部C0M_1至第N比较部C0M_N，适用于将储存在第一储存部ST0_1至第N储存部ST0_N之中的与第一比较部C0M_1至第N比较部C0M_N相对应的储存部中的值与输入至第一储存部ST0_1的地址ADD进行比较；以及检测信号发生部321，适用于:基于第一比较部C0M_1至第N比较部C0M_N的比较结果，当在第一储存部ST0_1至第N储存部ST0_N所储存的值之中检测到与输入至第一储存部ST0_1的地址ADD相同的地址时，激活检测信号DET。
[0124]地址检测电路的操作与上文参考图3和图4所说明的操作相同。
[0125]图8是说明根据本发明的另一实施例的地址检测电路的框图。
[0126]参考图8，地址检测电路包括:第一储存部ST0_1至第N储存部ST0_N，其串联连接；第一比较部C0M_1至第N比较部C0M_N，适用于将储存在第一储存部ST0_1至第N储存部ST0_N之中的与第一比较部C0M_1至第N比较部C0M_N相对应的储存部中的值与输入至第一储存部ST0_1的地址ADD进行比较；以及检测信号发生部810，适用于产生检测信号DET0下文将针对储存部的数目和比较部的数目每个都为4的情况进行说明。储存部的数目和比较部的数目每个都可根据设计而改变。
[0127]下文将参考图8详细地说明地址检测电路。
[0128]第一储存部ST0_1至第N储存部ST0_4中的每个可储存一个地址。第一储存部ST0_1至第N储存部ST0_4串联连接。第一储存部ST0_1至第N储存部ST0_4的操作响应于第一比较部C0M_1至第N比较部C0M_4之中的与第一储存部ST0_1至第N储存部ST0_4相对应的比较部的比较结果而被控制。
[0129]第一比较部C0M_1至第N比较部C0M_4将储存在第一储存部ST0_1至第N储存部ST0_4之中的与第一比较部C0M_1至第N比较部C0M_4相对应的储存部中的值ST01_VAL至ST04_VAL与激活命令ACT被激活时输入至第一储存部ST0_1的地址ADD进行比较，并且在第一相等信号EQl至第N相等信号EQ4之中产生与第一比较部C0M_1至第N比较部C0M_4相对应的相等信号。第一比较部C0M_1至第N比较部C0M_4在第一储存部ST0_1至第N储存部ST0_4之中的与第一比较部C0M_1至第N比较部C0M_4相对应的储存部中所储存的值ST01_VAL至ST04_VAL与输入的地址ADD相同时激活第一相等信号EQl至第N相等信号EQ4之中的与第一比较部C0M_1至第N比较部C0M_4相对应的相等信号，以及在第一储存部ST0_1至第N储存部ST0_4之中的与第一比较部C0M_1至第N比较部C0M_4相对应的储存部中所储存的值ST01_VAL至ST04_VAL与输入的地址ADD不相同时去激活第一相等信号EQl至第N相等信号EQ4之中的与第一比较部C0M_1至第N比较部C0M_4相对应的相等信号。
[0130]检测信号发生部810基于第一相等信号EQl至第N相等信号EQ4来激活检测信号DET,并且在激活检测信号DET的情况下将储存在第一储存部ST0_1至第N储存部ST0_4中的值ST01_VAL至ST04_VAL中的一个输出作为检测地址ADD_DET。详细地，检测信号发生部810在第一相等信号EQl至第N相等信号EQ4中的至少一个被激活时激活检测信号DET，并且将储存在第一储存部ST0_1至第N储存部ST0_4中的值ST01_VAL至ST04_VAL之中的与被激活的相等信号相对应的值输出作为检测地址ADD_DET。举例而言，检测信号发生部810在相等信号EQ2被激活时将值ST02_VAL输出作为检测地址ADD_DET。由于与输入的地址ADD相同的地址储存在第一储存部ST0_1至第N储存部ST0_4之中的与被激活的相等信号相对应的储存部中，因此地址检测电路在检测信号DET被激活时输出与输入的地址ADD相同的检测地址ADD_DET。
[0131]第一储存部ST0_1至第N储存部ST0_4在检测信号DET被激活时不将储存在其中的值移位，而是将第一储存部ST0_1至第N储存部ST0_4之中的与激活的相等信号相对应的储存部初始化。初始化是指删除储存在相对应的储存部中的值。由于与输入的地址ADD相同的信号储存在与激活的相等信号相对应的储存部中，因此当检测信号DET被激活时，地址检测电路将储存了与输入的地址ADD相同的地址的储存部初始化并且删除与输入的地址ADD相同的地址。
[0132]第一储存部ST0_1至第N储存部ST0_4在检测信号DET被去激活时将储存在其中的值移位。因此，储存在第K (IN-1)储存部中的值被移位至第K+1储存部并且储存在第K+1储存部中。第一储存部ST0_1在检测信号DET被去激活时储存输入至其的地址ADD。当地址已被储存在所有的第一储存部ST0_1至第N储存部ST0_4中时，删除在移位之前储存在第N储存部ST0_4中的值。即，地址检测电路储存最大N个地址，并且，当未以储存的N个地址来激活检测信号DET时，储存输入的地址ADD并且删除储存在第N储存部ST0_4中的地址(即当前储存的地址之中的最早储存的地址)。
[0133]下文将说明地址检测电路的整体操作。
[0134]当激活命令ACT被激活时，地址检测电路检测已储存在地址检测电路中的地址之中的与输入的地址ADD相同的地址。如果检测到与输入的地址ADD相同的地址，则地址检测电路激活检测信号DET并且输出与输入的地址ADD相同的地址。同时，地址检测电路删除储存在其中的地址之中的与输入的地址ADD相同的地址。如果未检测到与输入的地址ADD相同的地址，则地址检测电路去激活检测信号DET并且储存输入的地址ADD。在储存输入的地址ADD之前，地址检测电路在地址检测电路中所储存的地址的数目为N的情况下删除N个地址之中的最早储存的地址。
[0135]根据实施例的地址检测电路可检测满足预定条件的高输入频率地址。高输入频率地址可用来解决由于字线干扰而导致的问题。
[0136]图9是说明根据本发明的另一实施例的地址检测电路的框图。图9的地址检测电路可包括至少两个图8的地址检测电路。
[0137]参考图9，地址检测电路包括:第一检测块910，适用于储存一个或更多个第一地址、当在所述一个或更多个第一地址之中检测到与输入的地址ADD相同的第一地址时激活第一检测信号DET1、以及当未检测到与输入的地址ADD相同的第一地址时储存输入的地址ADD ;以及第二检测块920，适用于储存一个或更多个第二地址、当第一检测信号DETl被激活时被输入有与输入的地址ADD相同的第一检测地址ADD_DET1、当在所述一个或更多个第二地址之中检测到与输入的地址ADD相同的第二地址时激活第二检测信号DET2、以及当未检测到与输入的地址ADD相同的第二地址时储存输入的第一检测地址ADD_DET1。
[0138]下文将参考图9详细地说明地址检测电路。
[0139]第一检测块910和第二检测块920中的每个可以是与图8中所示出的地址检测电路相同的地址检测电路。由第一检测块910和第二检测块920中的每个储存的地址的数目可根据设计而改变。可由第一检测块910和第二检测块920储存的地址的最大数目可彼此相同或不同。第一检测块910最多可储存N个地址，第二检测块920最多可储存M个地址。可由第一检测块910和第二检测块920储存的地址的最大数目根据第一检测块910和第二检测块920中包括的储存部的数目而改变。在本情况下，第一检测块910包括N个储存部，第二检测块920包括M个储存部。下文将针对N = M = 4的情况进行说明。由第一检测块910储存的地址是第一地址，由第二检测块920储存的地址是第二地址。
[0140]第一检测块910就其配置和操作而言与图8的地址检测电路相同，第二检测块920就其配置而言与图8的地址检测电路相同。第二检测块920以与第一检测块910相同的方式操作，除了第二检测块920在第一检测信号DETl被激活时而不是激活命令ACT被激活时执行检测操作、并且被输入有从第一检测块910输出的第一检测地址ADD_DET1以外。SP，当从图8的地址检测电路观察时，第二检测块920被输入有第一检测信号DETl而不是激活命令ACT，并且被输入有从第一检测块910输出的第一检测地址ADD_DET1而不是地址ADD。
[0141]第一检测块910在激活命令ACT被激活时检测储存在第一检测块910中的一个或更多个第一地址之中的与输入的地址ADD相同的地址。当检测到与输入的地址ADD相同的地址时，第一检测块910激活第一检测信号DETl并且将与输入的地址ADD相同的第一地址输出作为第一检测地址ADD_DET1。连同此操作，第一检测块910删除储存在其中的第一地址之中的与输入的地址ADD相同的地址。当未检测到与输入的地址ADD相同的第一地址时，第一检测块910去激活第一检测信号DETl并且储存输入的地址ADD作为第一地址。在储存输入的地址ADD之前，第一检测块910在第一检测块910所储存的第一地址的数目为N的情况下删除N个地址之中的最早储存的第一地址。
[0142]如果第一检测信号DETl被激活，当在第二检测块920所储存的一个或更多个第二地址之中检测到与从第一检测块910输出的第一检测地址ADD_DET1相同的第二地址时，第二检测块920激活第二检测信号DET2，并且将与从第一检测块910输出的第一检测地址ADD_DET1相同的第二地址输出作为第二检测地址ADD_DET2。连同此操作，第二检测块920删除储存在其中的第二地址之中的与从第一检测块910输出的第一检测地址ADD_DET1相同的第二地址。当未检测到与从第一检测块910输出的第一检测地址ADD_DET1相同的第二地址时，第二检测块920去激活第二检测信号DET2并且将从第一检测块910输出的第一检测地址ADD_DET1储存作为第二地址。在储存从第一检测块910输出的第一检测地址ADD_DETl之前，第二检测块920在第二检测块920所储存的第二地址的数目为M的情况下删除M个地址之中的最早储存的第二地址。
[0143]下文将说明地址检测电路的整体操作。
[0144]第一检测块910检测储存在其中的一个或更多个第一地址之中的与输入的地址ADD相同的第一地址。当检测到与输入的地址ADD相同的第一地址时，第一检测块910激活第一检测信号DET1，并且将与输入的地址ADD相同的第一地址输出作为第一检测地址ADD_DETl。第二检测块920检测储存在其中的一个或更多个第二地址之中的与第一检测地址ADD_DET1相同的第二地址。当检测到与第一检测地址ADD_DET1相同的第二地址时，第二检测块920激活第二检测信号DET2，并且将与第一检测地址ADD_DET1相同的第二地址输出作为第二检测地址ADD_DET2。
[0145]图9的地址检测电路在输入的地址ADD已被检测为第一检测地址ADD_DET1时将输入的地址ADD检测为第二检测地址ADD_DET2。因此，图9的地址检测电路可检测与图8的地址检测电路相比具有增加的精确度的地址。通过串联连接图8的地址检测电路，可以设计出增加了用于检测地址的精确度的电路。尽管上文参考图9说明两个图8的地址检测电路串联连接，但应注意可根据设计而串联连接至少三个地址检测电路，并且用于检测地址的设计可随着串联连接的地址检测电路的数目增加而产生增加的精确度。
[0146]根据实施例的地址检测电路可检测满足预定条件的高输入频率地址。高输入频率地址可用来解决由于字线干扰而导致的问题。
[0147]图10是说明根据本发明的另一实施例的存储系统的框图。
[0148]参考图10，存储系统包括:存储器1010，包括单元阵列1011和检测块1012，所述单元阵列1011包括与多个字线WLl至WLN中的每个连接的多个存储器单元CELL，所述检测块1012适用于将储存在其中的一个或更多个地址之中的与连同激活命令ACT —起被输入的地址ADD相同的地址检测为高输入频率地址HADD，以及在未检测到高输入频率地址HADD时储存输入的地址ADD ;以及存储器控制器1020，适用于在特殊模式下将包括高输入频率地址HADD的至少一个地址ADD施加至存储器1010。
[0149]所述至少一个地址ADD可包括高输入频率地址HADD和具有与高输入频率地址HADD相邻的值的至少一个相邻地址。所述至少一个相邻地址可以是与多个字线WLl至WLN之中的对应于高输入频率地址HADD的字线相邻的字线的地址。在高输入频率地址HADD的值是“5”的情况下，相邻值指示具有值“4”或“6”的地址。存储器1010可包括储存块1013，所述储存块1013适用于在检测信号DET被激活时储存输入的地址ADD，以及将输入的地址ADD输出作为高输入频率地址HADD。
[0150]图10的存储器1010中包括的检测块1012可以是图8的地址检测电路和图9的地址检测电路中的一个。在检测块1012是图8的地址检测电路的情况下，高输入频率地址HADD是图8的地址检测电路中的当第一检测信号DETl被激活时输入的地址ADD，以及在检测块1012是图9的地址检测电路的情况下，高输入频率地址HADD是图9的地址检测电路中的当第二检测信号DET2被激活时输入的地址ADD。由于检测块1012的详细操作与上文参考图8或图9所说明的详细操作相同，因此这里不再赘述。
[0151]用作参考，存储器控制器1020将包括芯片选择信号CSB、激活控制信号ACTB、行地址选通信号RASB、列地址选通信号CASB和写入使能信号WEB的命令信号输入至存储器1010。由存储器控制器1020将特定命令施加至存储器1010是指以上命令信号CSB、ACTB、RASB、CASB和WEB的组合与所述特定命令相对应。例如，由存储器控制器1020将激活命令ACT施加至存储器1010是指由存储器控制器1020施加至存储器1010的命令信号CSB、ACTB、RASB、CASB和WEB的组合与激活命令ACT相对应。存储器1010中包括的命令译码器(未示出)将命令信号CSB、ACTB、RASB、CASB和WEB译码并且在存储器1010内部产生命令。除了多个命令信号CSB、ACTB、RASB、CASB和WEB以外，存储器控制器1020还将地址ADD、数据DATA等施加至存储器1010以用于存储器1010的操作。
[0152]在以下说明中，特殊模式表示这样的操作模式:其用于激活与高激活频率字线(即，与高输入频率地址相对应的字线或频繁激活的字线)相邻并且激活频率满足至少预定条件的字线，由此将与所述字线连接的多个存储器单元的数据刷新。
[0153]下文将参考图10详细地说明存储系统。
[0154]在存储器1010中，命令译码器将从存储器控制器1020施加的多个命令信号CSB、ACTB, RASB, CASB和WEB译码，并且产生用于激活字线的激活命令、用于将字线预充电的预充电命令、用于刷新存储器单元的刷新命令、用于读取存储器单元的数据的读取命令、用于将数据写入至存储器单元的写入命令、以及用于设定模式寄存器的模式寄存器设定命令MRS。
[0155]在一般操作模式下，存储器1010激活与输入的地址ADD相对应的字线并且访问与激活的字线连接的存储器单元(即，执行数据读取操作或数据写入操作)。检测块1012响应于激活命令ACT和地址ADD而检测高输入频率地址，并且在检测到高输入频率地址时激活检测信号DET。储存块1013在检测信号DET被激活时储存地址ADD。储存在储存块1013中的地址ADD变为高输入频率地址HADD。存储器1010将高输入频率地址HADD输入至存储器控制器1020。
[0156]当检测信号DET被激活时，存储器控制器1020可控制存储器1010执行特殊模式下的操作。存储器控制器1020可在检测信号DET被激活时立即使存储器进入特殊模式，或可在检测信号DET被激活之后已过去预定时间时使存储器1010进入特殊模式。存储器1010从其进入特殊模式的时刻至其退出特殊模式的时刻在特殊模式下操作。
[0157]当检测信号DET被激活时，存储器控制器1020通过多个命令信号CSB、ACTB、RASB、CASB和WEB以及地址ADD的组合而使存储器1010进入特殊模式。如果存储器1010进入特殊模式，则存储器控制器1020连同激活命令ACT —起依次施加高输入频率地址L以及与对应于高输入频率地址L的字线相邻的字线相对应的地址L+1和L-1。存储器1010响应于激活命令ACT而激活分别与地址L、L+1和L-1相对应的第L字线WLL、第L+1字线WLL+1和第L-1字线WLL-1。如果在特殊模式下的操作完成，则存储器控制器1020通过多个命令信号CSB、ACTB、RASB、CASB和WEB以及地址ADD的组合而使存储器1010退出特殊模式。
[0158]在根据实施例的存储系统中，设定预定条件，检测满足此条件的地址且储存所述地址作为高输入频率地址，并将所述地址输入至存储器控制器1020以允许存储器1010在特殊模式下操作。因此，通过将与高激活频率字线相邻的字线相连接的存储器单元刷新，可以防止数据由于字线干扰而劣化。
[0159]图11是说明根据本发明的另一实施例的地址检测方法的流程图。
[0160]参考图11，地址检测方法包括:接收地址的输入的步骤SlllO (在下文，称为第一输入步骤S1110);检测一个或更多个储存的第一地址之中的与输入的地址ADD相同的第一地址的步骤S1120 (在下文，称为第一检测步骤S1120)；以及当检测到与输入的地址ADD相同的第一地址时将与输入的地址ADD相同的第一地址输出作为第一检测地址ADD_DET、以及当未检测到与输入的地址ADD相同的第一地址时储存输入的地址ADD的步骤SI 130 (在下文，称为第一输出步骤S1130)。
[0161]地址检测方法进一步包括:当检测到与输入的地址ADD相同的第一地址时接收与输入的地址ADD相同的第一检测地址ADD_DET1的输入以便以严格条件来检测地址的步骤S1140(在下文，称为第二输入步骤S1140);检测一个或更多个储存的第二地址之中与输入的第一检测地址ADD_DET1相同的第二地址的步骤S1150(在下文，称为第二检测步骤S1150);以及当检测到与输入的第一检测地址ADD_DET1相同的第二地址时将与输入的第一检测地址ADD_DET1相同的第二地址输出作为第二检测地址ADD_DET2、以及当未检测到与输入的第一检测地址ADD_DET1相同的第二地址时储存输入的第一检测地址ADD_DET1的步骤S1160(在下文，称为第二输出步骤S1160)。
[0162]下文将参考图8、图9和图11详细地说明地址检测方法。
[0163]在第一检测步骤SI 120中，当激活命令ACT被激活时将在第一输入步骤SlllO中输入的地址ADD与一个或更多个储存的第一地址进行比较，并且基于比较结果而检测与输入的地址ADD相同的第一地址。如果在第一检测步骤S1120中未检测到与输入的地址ADD相同的第一地址，则将输入的地址ADD储存作为第一地址(步骤S1121)并且过程返回至第一输入步骤S1110。如果在第一检测步骤S1120中检测到与输入的地址ADD相同的第一地址，则在第一输出步骤S1130中将与输入的地址ADD相同的第一地址输出作为第一检测地址ADD_DET1，并且此时删除所述一个或更多个第一地址之中的与输入的地址ADD相同的第一地址。
[0164]在第二检测步骤S1150中，当第一检测信号DETl被激活时将在第二输入步骤S1140中输入的第一检测地址ADD_DET1与一个或更多个储存的第二地址进行比较，并且基于比较结果而检测与输入的第一检测地址ADD_DET1相同的第二地址。如果在第二检测步骤S1150中未检测到与输入的第一检测地址ADD_DETI相同的第二地址，则将输入的第一检测地址ADD_DET1储存作为第二地址(步骤S1151)并且过程返回至第一输入步骤S1110。如果在第二检测步骤S1150中检测到与输入的第一检测地址ADD_DET1相同的第二地址，则在第二输出步骤S1160中将与输入的第一检测地址ADD_DET1相同的第二地址输出作为第二检测地址ADD_DET2，并且此时删除一个或更多个第二地址之中的与输入的第一检测地址ADD_DETI相同的第二地址。
[0165]根据实施例的地址检测方法可检测满足预定条件的高输入频率地址。高输入频率地址可用来解决由于字线干扰而导致的问题。
[0166]虽然已经出于说明目的描述了各种实施例，但是本领域技术人员将清楚的是，在不脱离所附权利要求所限定的精神和范围的情况下，可以进行各种变化和修改。
[0167]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0168]技术方案1.一种地址检测电路，包括:
[0169]地址储存单元，适用于:在激活命令被激活时接收地址，并且储存最近输入的N个地址；以及
[0170]地址判断单元，适用于:基于储存在所述地址储存单元中的所述N个地址，判断当前输入至所述地址储存单元的地址在所述激活命令被激活M(1 ^ N)次的每个时段中是否已被输入了至少临界次数。
[0171]技术方案2.如技术方案I所述的地址检测电路,其中，所述地址储存单元在地址被输入时删除储存的所述N个地址之中的最早储存的地址，并且储存被输入的地址。
[0172]技术方案3.如技术方案I所述的地址检测电路，
[0173]其中，所述地址储存单元包括第一至第N储存部，所述第一至第N储存部中的每个适用于储存地址，以及
[0174]其中，所述第一至第N储存部串联连接，第K (2 SKSN-1)储存部将储存在所述第K储存部中的值输出至第K+1储存部并且储存从第K-1储存部输出的值。
[0175]技术方案4.如技术方案3所述的地址检测电路，其中，所述第一储存部储存输入至所述地址储存单元的地址，当从所述第N-1储存部输出的地址被输入至所述第N储存部时，删除储存在所述第N储存部中的值。
[0176]技术方案5.如技术方案3所述的地址检测电路,其中,所述地址判断单元包括:
[0177]第一至第N比较部，适用于:将储存在所述第一至第N储存部之中的相对应的储存部中的地址与当前输入的地址进行比较；以及
[0178]检测信号发生部，适用于:基于所述第一至第N比较部的比较结果，当储存在第一至第L(N = MXL)组中的每M个地址之中的与当前输入的地址相同的地址的数目等于或大于所述临界次数时，激活检测信号，
[0179]其中，所述第一至第L组包括所述第一至第N储存部之中的M个储存部。
[0180]技术方案6.如技术方案I所述的地址检测电路，其中，当检测到在所述激活命令被激活所述M(1 ^M^N)次的每个时段中地址被输入了所述至少临界次数时，将所述地址储存单元初始化。
[0181]技术方案7.—种地址检测电路，包括:
[0182]串联连接的第一至第N储存部；以及
[0183]第一至第N比较部，适用于将储存在所述第一至第N储存部之中的相对应的储存部中的值与输入至所述第一储存部的地址进行比较，
[0184]其中，基于所述第一至第N比较部的比较结果，当在所述第一至第N储存部所储存的地址之中检测到与输入至所述第一储存部的地址相同的地址时，所述第一至第N储存部激活检测信号，以及当未检测到与输入至所述第一储存部的地址相同的地址时，所述第一至第N储存部将储存在所述第一至第N储存部中的值移位，并且所述第一储存部储存输入至所述第一储存部的地址。
[0185]技术方案8.如技术方案7所述的地址检测电路，其中，当所述检测信号被激活时，在所述第一至第N储存部之中将储存有与输入至所述第一储存部的地址相同的地址的储存部初始化。
[0186]技术方案9.如技术方案7所述的地址检测电路，其中，当所述检测信号被激活时，将与输入至所述第一储存部的地址相同的地址输出。
[0187]技术方案10.如技术方案7所述的地址检测电路，其中，当所有的所述第一至第N储存部中都储存有地址、并且未检测到与输入至所述第一储存部的地址相同的地址时，删除在移位之前储存在所述第N储存部中的值。
[0188]技术方案11.一种地址检测电路，包括:
[0189]第一检测块，适用于储存一个或更多个第一地址、当在所述一个或更多个第一地址之中检测到与输入地址相同的第一地址时激活第一检测信号、以及当未检测到与所述输入地址相同的第一地址时储存所述输入地址；以及
[0190]第二检测块，适用于储存一个或更多个第二地址、当所述第一检测信号被激活时接收与所述输入地址相同的第一检测地址、当在所述一个或更多个第二地址之中检测到与所述输入地址相同的第二地址时激活第二检测信号、以及当未检测到与所述输入地址相同的第二地址时储存输入的所述第一检测地址。
[0191]技术方案12.如技术方案11所述的地址检测电路，
[0192]其中，当检测到与所述输入地址相同的第一地址时，所述第一检测块输出与所述输入地址相同的所述第一检测地址，以及
[0193]其中，当检测到与所述输入地址相同的第二地址时，所述第二检测块输出与所述输入地址相同的所述第二检测地址。
[0194]技术方案13.如技术方案11所述的地址检测电路，
[0195]其中，当所述第一检测信号被激活时，所述第一检测块删除所述一个或更多个第一地址之中的与所述输入地址相同的地址，以及
[0196]其中，当所述第二检测信号被激活时，所述第二检测块删除所述一个或更多个第二地址之中的与所述输入地址相同的地址。
[0197]技术方案14.如技术方案11所述的地址检测电路，
[0198]其中，所述第一检测块最多储存N个第一地址，在储存的所述第一地址的数目为N、并且在所述N个第一地址之中未检测到与所述输入地址相同的地址的情况下，在所述N个第一地址之中删除最早储存的第一地址并且储存所述输入地址，以及
[0199]其中，所述第二检测块最多储存M个第二地址，在储存的所述第二地址的数目为M、并且在所述M个第二地址之中未检测到与所述输入地址相同的地址的情况下，在所述M个第二地址之中删除最早储存的第二地址并且储存输入的所述第一检测地址。
[0200]技术方案15.如技术方案14所述的地址检测电路，其中，所述第一检测块包括:[0201 ] 第一至第N储存部，所述第一至第N储存部串联连接，并且每个适用于储存所述一个或更多个第一地址中的一个第一地址；以及
[0202]第一至第N比较部，适用于将储存在所述第一至第N储存部之中的相对应的储存部中的第一地址与输入至所述第一储存部的地址进行比较，
[0203]其中，基于所述第一至第N比较部的比较结果，当在所述第一至第N储存部所储存的第一地址之中检测到与所述输入地址相同的地址时，所述第一至第N储存部激活所述第一检测信号，以及当未检测到与所述输入地址相同的地址时，所述第一至第N储存部将储存在所述第一至第N储存部中的值移位，并且所述第一储存部储存输入至所述第一储存部的地址。
[0204]技术方案16.如技术方案15所述的地址检测电路，其中，当所述第一检测信号被激活时，在所述第一至第N储存部之中将储存有与所述输入地址相同的第一地址的储存部初始化。
[0205]技术方案17.如技术方案14所述的地址检测电路，其中，所述第二检测块包括:
[0206]第一至第M储存部，所述第一至第M储存部串联连接，并且每个适用于储存一个第二地址；以及
[0207]第一至第M比较部，适用于将储存在所述第一至第M储存部之中的相对应的储存部中的第二地址与输入至所述第一储存部的所述第一检测地址进行比较，
[0208]其中，基于所述第一至第M比较部的比较结果，当在所述第一至第M储存部所储存的第二地址之中检测到与输入的所述第一检测地址相同的第二地址时，所述第一至第M储存部激活所述第二检测信号，以及当未检测到与输入的所述第一检测地址相同的第二地址时，所述第一至第M储存部将储存在所述第一至第M储存部中的值移位，并且所述第一储存部储存输入至所述第一储存部的所述第一检测地址。
[0209]技术方案18.如技术方案15所述的地址检测电路，其中，当所述第二检测信号被激活时，在所述第一至第M储存部之中将储存有与输入的所述第一检测地址相同的第二地址的储存部初始化。
【权利要求】
1.一种地址检测电路，包括: 地址储存单元，适用于:在激活命令被激活时接收地址，并且储存最近输入的N个地址；以及 地址判断单元，适用于:基于储存在所述地址储存单元中的所述N个地址，判断当前输入至所述地址储存单元的地址在所述激活命令被激活M(1 ^ N)次的每个时段中是否已被输入了至少临界次数。
2.如权利要求1所述的地址检测电路，其中，所述地址储存单元在地址被输入时删除储存的所述N个地址之中的最早储存的地址，并且储存被输入的地址。
3.如权利要求1所述的地址检测电路， 其中，所述地址储存单元包括第一至第N储存部，所述第一至第N储存部中的每个适用于储存地址，以及 其中，所述第一至第N储存部串联连接，第K (2Ν-1)储存部将储存在所述第K储存部中的值输出至第Κ+1储存部并且储存从第K-1储存部输出的值。
4.如权利要求3所述的地址检测电路，其中，所述第一储存部储存输入至所述地址储存单元的地址，当从所述第N-1储存部输出的地址被输入至所述第N储存部时，删除储存在所述第N储存部中的值。
5.如权利要求3所述的地址检测电路，其中，所述地址判断单元包括: 第一至第N比较部，适用于:将储存在所述第一至第N储存部之中的相对应的储存部中的地址与当前输入的地址进行比较；以及 检测信号发生部，适用于:基于所述第一至第N比较部的比较结果，当储存在第一至第L (N = MXL)组中的每M个地址之中的与当前输入的地址相同的地址的数目等于或大于所述临界次数时，激活检测信号， 其中，所述第一至第L组包括所述第一至第N储存部之中的M个储存部。
6.如权利要求1所述的地址检测电路，其中，当检测到在所述激活命令被激活所述Μ(1^Μ^ N)次的每个时段中地址被输入了所述至少临界次数时，将所述地址储存单元初始化。
7.一种地址检测电路，包括: 串联连接的第一至第N储存部；以及 第一至第N比较部，适用于将储存在所述第一至第N储存部之中的相对应的储存部中的值与输入至所述第一储存部的地址进行比较， 其中，基于所述第一至第N比较部的比较结果，当在所述第一至第N储存部所储存的地址之中检测到与输入至所述第一储存部的地址相同的地址时，所述第一至第N储存部激活检测信号，以及当未检测到与输入至所述第一储存部的地址相同的地址时，所述第一至第N储存部将储存在所述第一至第N储存部中的值移位，并且所述第一储存部储存输入至所述第一储存部的地址。
8.如权利要求7所述的地址检测电路，其中，当所述检测信号被激活时，在所述第一至第N储存部之中将储存有与输入至所述第一储存部的地址相同的地址的储存部初始化。
9.如权利要求7所述的地址检测电路，其中，当所述检测信号被激活时，将与输入至所述第一储存部的地址相同的地址输出。
10.一种地址检测电路，包括: 第一检测块，适用于储存一个或更多个第一地址、当在所述一个或更多个第一地址之中检测到与输入地址相同的第一地址时激活第一检测信号、以及当未检测到与所述输入地址相同的第一地址时储存所述输入地址；以及 第二检测块，适用于储存一个或更多个第二地址、当所述第一检测信号被激活时接收与所述输入地址相同的第一检测地址、当在所述一个或更多个第二地址之中检测到与所述输入地址相同的第二地址时激活第二检测信号、以及当未检测到与所述输入地址相同的第二地址时储存输入的所述第一检测地址。
【文档编号】G11C11/4063GK104183266SQ201410200915
【公开日】2014年12月3日 申请日期:2014年5月13日 优先权日:2013年5月28日
【发明者】金昌铉, 宋清基 申请人:爱思开海力士有限公司