移位暂存电路及移位暂存器的制造方法
【专利摘要】本发明公开了一种移位暂存电路具有多个移位暂存器。每一移位暂存器具有至少四个输入端、上拉电路、第一开关、第一下拉电路以及第二下拉电路。第一开关的控制端耦接于节点。上拉电路用以上拉节点的电位。第一下拉电路用以下拉移位暂存器的输出端的电位。第二下拉电路用以下拉节点的电位。上述四个输入端分别接收不同的时脉信号，以抑制因第一开关的寄生电容的耦合效应而产生于节点的突波，并避免第一下拉电路及第二下拉电路的两个晶体管产生正偏压应力效应。
【专利说明】移位暂存电路及移位暂存器
【技术领域】
[0001]本发明关于一种移位暂存电路及移位暂存器，尤指一种可减轻晶体管的寄生电容的率禹合效应(coupling effect)及正偏压应力(positive bias stress ；PBS)效应的移位暂存电路及移位暂存器。
【背景技术】
[0002]一般而言，显示面板包含有多个像素、栅极驱动电路以及源极驱动电路。栅极驱动电路包含多级移位暂存器，用来提供多个栅极驱动信号，以控制像素的开启与关闭。源极驱动电路则用以写入资料信号至被开启的像素。此外，目前显示面板常采用栅极驱动电路基板技术(gate driver on array ;G0A),以提供像素所需的栅极驱动信号。与传统的栅极驱动器不同的，采用GOA的电路因其制程可合并于显示面板的薄膜晶体管阵列(TFT array)的制程，故可降低面板的生产成本。
[0003]请参考图1及图2。图1为现有技术的移位暂存器100的电路图。图2为图1的移位暂存器100的时序图。移位暂存器100包含四个开关Tla至Tld。其中，开关Tla和Tlc分别接收输入信号Gim及GN+1,而其中输入信号Gim及Gn+1来自于前一级和后一级移位暂存器的输出端。开关Tlb的第一端接收时脉信号CK,开关Tlb的控制端稱接于节点Qn,而开关Tlb的第二端I禹接于移位暂存器100的输出端以输出输出信号Gn。开关Tlc和Tld的第一端分别耦接于节点Qn及移位暂存器100的输出端，而开关Tlc和Tld的第二端都耦接于系统电压端VSS。其中系统电压端VSS的电位可与栅极低电位VGL相同。此外，输入信号Gn+1被传送到开关Tlc和Tld的控制端，以控制开关Tlc和Tld的开启和关闭。此外，另一时脉信号XCK用以控制前一级和后一级移位暂存器的操作,而时脉信号XCK和时脉信号CK会在栅极高电位VGH及栅极低电位VGL之间切换。
[0004]在时段Ta期间，开关Tla因输入信号G1^1处于栅极高电位VGH而被开启，而导致节点Qn的电位被上拉至栅极高电位VGH，并导致开关Tlb的开启。此外，开关Tlc及Tld因输入信号Gn+1处于栅极低电位VGL而被关闭。因开关Tlb被开启且时脉信号CK处于栅极低电位VGL,故移位暂存器100的输出端所输出的输出信号Gn会处于栅极低电位VGL。
[0005]在时段Tb期间，开关Tla、Tlc及Tld因输入信号G1^1及GN+1都处于栅极低电位VGL而被关闭，而导致节点Qn处于浮接状态。此外，由于时脉信号CK的电位为栅极高电位VGH，并由于开关Tlb的寄生电容的耦合效应，而使得节点Qn的电位被提升至约两倍的VGH，并使得输出信号Gn的电位为栅极高电位VGH。
[0006]在时段T。期间，开关Tla因输入信号Gim处于栅极低电位VGL而被关闭，而开关Tlc及Tld因输入信号Gn+1处于栅极高电位VGH而被开启。节点Qn的电位因开关Tlc被开启而被下拉至栅极低电位VGL，而输出信号Gn的电位则因开关Tld被开启也被下拉至栅极低电位VGL。
[0007] 然而，因开关Tlb的寄生电容(parasitic capacitor)的f禹合效应(couplingeffect),在前一级移位暂存器的输出端所输出的输入信号Gim尚未再次地由栅极低电位VGL被上拉至栅极高电位VGH之前，由于时脉信号CK的电位仍会在栅极高电位VGH及栅极低电位VGL之间进行切换，故容易在节点(^产生突波(glitch)，并进而导致移位暂存器100的输出信号Gn的波形不正确。此外，因开关Tlc及Tld以栅极低电位VGL作为其低电平信号，故开关Tlc及Tld容易产生正偏压应力(positive bias stress ;PBS)效应,而使得开关Tlc及Tld在长时间的操作后其临界电压会产生正偏移，而导致开关Tlc及Tld驱动能力下降。
【发明内容】
[0008]本发明的一实施例提供一种移位暂存器。所述的移位暂存器包含信号端、第一输入端、第二输入端、第三输入端、第四输入端、输出端、上拉电路、第一开关、第一下拉电路以及第二下拉电路。信号端接收输入信号。第一输入端接收第一时脉信号。第二输入端接收第二时脉信号。第三输入端接收第三时脉信号。第四输入端接收第四时脉信号。上拉电路与信号端及第一输入端耦接，并用以依据第一时脉信号，控制信号端与节点之间的电性连接。第一开关与第二输入端、节点及输出端耦接，并用以依据节点的电位，控制第二输入端与输出端之间的电性连接。第一下拉电路与第三输入端、输出端及第四输入端耦接，并用以依据第三时脉信号，控制输出端与第四输入端之间的电性连接。第二下拉电路与节点及第一输入端耦接，并用以依据第四时脉信号或第五时脉信号，控制节点与第一输入端之间的电性连接。
[0009]本发明的一实施例提供一种移位暂存电路。所述的移位暂存电路包含多个移位暂存器。每一移位暂存器信号端、第一输入端、第二输入端、第三输入端、第四输入端、输出端、上拉电路、第一开关 、第一下拉电路、第二下拉电路以及第三下拉电路。上拉电路与信号端、节点及第一输入端耦接，并用以依据第一输入端的电位，控制信号端与节点之间的电性连接。第一开关与第二输入端、节点及输出端耦接，并用以依据节点的电位，控制第二输入端与输出端之间的电性连接。第一下拉电路与第三输入端、输出端及第四输入端耦接，并用以依据第三输入端的电位，控制输出端与第四输入端之间的电性连接。第二下拉电路与节点、第一输入端及第四输入端耦接，并用以依据第四输入端的电位，控制节点与第一输入端之间的电性连接。第三下拉电路与节点、第三输入端及第四输入端耦接，并用以依据第三输入端的电位，控制节点与第四输入端之间的电性连接。其中第一输入端、第二输入端、第三输入端及第四输入端分别接收不同的时脉信号。
[0010]本发明的一实施例提供一种移位暂存电路。所述的移位暂存电路包含多个移位暂存器。每一移位暂存器信号端、第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、输出端、上拉电路、第一开关、第一下拉电路以及第二下拉电路。上拉电路与信号端、节点及第一输入端耦接，并用以依据第一输入端的电位，控制信号端与节点之间的电性连接。第一开关与第二输入端、节点及输出端耦接，并用以依据节点的电位，控制第二输入端与输出端之间的电性连接。第一下拉电路与第三输入端、输出端及第四输入端耦接，并用以依据第三输入端的电位，控制输出端与第四输入端之间的电性连接。第二下拉电路与节点、第一输入端及第五输入端耦接，并用以依据第五输入端的电位，控制节点与第一输入端之间的电性连接。其中第一输入端、第二输入端、第三输入端、第四输入端及第五输入端分别接收不同的时脉信号。[0011]通过本发明实施例的移位暂存器，由于各下拉电路的开关皆以时脉信号作为其低电平信号，故可在各下拉电路的开关因长时间的操作而受到正偏压应力(PBS)效应的影响下，对下拉电路的开关施以周期性的逆偏压应力(NBS)效应，以对临界电压(Vth)产生复原效果，改善驱动能力下降问题。此外，第二下拉电路的开关可适时地轻微地开启或完全地开启，故可抑制因第一开关的寄生电容的耦合效应而产生于第一开关的控制端的突波。
【专利附图】
【附图说明】
[0012]图1为现有技术的移位暂存器的电路图；
[0013]图2为图1的移位暂存器的时序图；
[0014]图3为本发明一实施例的移位暂存器的电路图；
[0015]图4为本发明一实施例的移位暂存电路的示意图；
[0016]图5为图4的移位暂存电路的时序图；
[0017]图6为本发明另一实施例的移位暂存器的电路图；
[0018]图7为本发明另一实施例的移位暂存电路的不意图。
[0019]其中，附图标记；
[0020]100、300、300_5、500_5移位暂存器
[0021]300_1、500_1移位暂存器、第一移位暂存器
[0022]300_2、500_2移位暂存器、第二移位暂存器
[0023]300_3、500_3移位暂存器、第三移位暂存器
[0024]300_4、500_4移位暂存器、第四移位暂存器
[0025]310上拉电路
[0026]320第一开关
[0027]330第一下拉电路
[0028]340、540第二下拉电路
[0029]350第三下拉电路
[0030]400、700移位暂存电路
[0031]Cl电容、第一电容
[0032]C2电容、第二电容
[0033]CK、XCK时脉信号
[0034]CKl时脉信号、第二时脉信号
[0035]CK_1时脉信号、第六时脉信号
[0036]CK2时脉信号、第五时脉信号
[0037]CK_2时脉信号、第三时脉信号
[0038]CK3时脉信号、第四时脉信号
[0039]CK_3时脉信号、第七时脉信号
[0040]CK4时脉信号、第八时脉信号
[0041]CK_4时脉信号、第一时脉信号
[0042]Gn输出信号
[0043]6^、61至65输入信号[0044]Gn+1 输入信号、输出信号
[0045]IN信号端
[0046]INl第一输入端
[0047]IN2第二输入端
[0048]IN3第三输入端
[0049]IN4第四输入端
[0050]IN5第五输入端
[0051]Qn节点
[0052]Qn+1后一级移位暂存器的节点
[0053]Out输出端
[0054]SP起始信号
[0055]Tla、Tle开关
[0056]Tlb开关、第一开关
[0057]Tlc开关、第三开关
[0058]Tld开关、第二开关
[0059]Tl时段、第一时段
[0060]T2、T4、T6、Ta、Tb、Tc时段
[0061]T3时段、第二时段
[0062]T5时段、第三时段
[0063]T7时段、第四时段
[0064]Tp周期
[0065]VGH栅极高电位
[0066]2VGH两倍的栅极高电位
[0067]VGL栅极低电位
[0068]VGLl第一栅极低电位
[0069]VGL2第二栅极低电位
[0070]VSS系统电压端
【具体实施方式】
[0071]以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
[0072]请参考图3，图3为本发明一实施例的移位暂存器300的电路图。移位暂存器300包含信号端IN、第一输入端INl、第二输入端IN2、第三输入端IN3、第四输入端IN4、输出端Out、上拉电路310、开关Tib、第一下拉电路330、第二下拉电路340以及第三下拉电路350。第一输入端IN1、第二输入端IN2、第三输入端IN3及第四输入端IN4分别接收不同的时脉信号CK_4、CK1、CK_2及CK3，而信号端IN用以接收前一级移位暂存器的输出端所输出的输入信号Gim。
[0073]上拉电路310与信号端IN、节点Qn及第一输入端INl耦接，并用以依据第一输入端INl的电位，控制信号端IN与节点Qn之间的电性连接。开关Tlb与第二输入端IN2、节点Qn及输出端Out耦接，并用以依据节点Qn的电位，控制第二输入端IN2与输出端Out之间的电性连接。第一下拉电路330与第三输入端IN3、输出端Out及第四输入端IN4耦接，并用以依据第三输入端IN3的电位，控制输出端Out与第四输入端IN4之间的电性连接。第二下拉电路340与节点Qn、第一输入端INl及第四输入端IN4耦接，并用以依据第四输入端IN4的电位，控制节点Qn与第一输入端INl之间的电性连接。第三下拉电路350与节点Qn、第三输入端IN3及第四输入端IN4耦接，并用以依据第三输入端IN3的电位，控制节点Qn与第四输入端IN4之间的电性连接。其中第一输入端IN1、第二输入端IN2、第三输入端IN3及第四输入端IN4分别接收不同的时脉信号CK_4、CK1、CK_2及CK3。
[0074]在本发明一实施例中，上拉电路310包含开关Tla，其中开关Tla的第一端耦接至信号端IN,开关Tla的第二端稱接至节点Qn，而开关Tla的控制端稱接至第一输入端INl。开关Tla依据时脉信号CK_4，控制信号端IN与节点Qn之间的电性连接。再者，第一下拉电路330可包含电容Cl及开关Tld，其中电容Cl耦接于节点Qn及输出端Out之间。开关Tld的第一端耦接至输出端Out，开关Tld的第二端耦接至第四输入端IN4，而开关Tld的控制端I禹接至第三输入端IN3。开关Tld依据时脉信号CK_2,控制输出端Out与第四输入端IN4之间的电性连接。另外，第二下拉电路340包含开关Tie，其中开关Tle的第一端耦接至节点Qn，开关Tle的第二端耦接至第一输入端INl，而开关Tle的控制端耦接至第四输入端IN4。开关Tle依据时脉信号CK3，控制节点Qn与第一输入端INl之间的电性连接。此夕卜，第三下拉电路350可包含电容C2及开关Tlc，其中电容C2耦接于节点Qn及第三输入端IN3之间。开关Tlc的第一端耦接至节点Qn，开关Tlc的第二端耦接至第四时输入端IN4，而开关Tlc的控制端耦接至第三输入端IN3。Tlc依据时脉信号CK_2，控制节点Qn与第四输入端IN4之间的电性连接。由于开关Tlc及Tld以时脉信号CK3作为其低电平信号，且开关Tle以时脉信号CK_4作为其低电平信号，故可在开关Tlc、Tld及Tle因长时间的操作而受到正偏压应力(positive bias stress ；PBS)效应的影响下,对开关Tlc、Tld及Tie施以周期性的逆偏压应力(negative bias stress ；NBS)效应,故开关Tlc、Tld及Tie的临界电压会有回复效果，也因此开关Tic、Tld及Tle的驱动能力可被改善。
[0075]移位暂存器300可用于显示面板的栅极驱动器，而栅极驱动电路可包含多级的移位暂存器300，用来提供多个栅极信号，以控制显示面板的像素的开启与关闭。请参考图4及图5。图4为本发明一实施例的移位暂存电路400的示意图，而图5为图4的移位暂存电路400的时序图。移位暂存电路400包括有多个移位暂存器(如300_1至300_5)。其中，每个移位暂存器300_1至300_5的电路架构与图3的移位暂存器300电路架构相同。移位暂存器300_1至300_5会分别由输出端Out将输出信号G1至G5输出至对应的栅极线(或称扫描线)，以依序地开启与显示面板的不同栅极线耦接的像素。移位暂存器300_2至300_5的信号端IN会分别接收其前一级移位暂存器300_1至300_4的输出信号G1至G4,而移位暂存器300_1的信号端IN则是接收起始信号SP。此外，移位暂存器300_1和移位暂存器300_5的第一输入端INl、第二输入端IN2、第三输入端IN3及第四输入端IN4分别接收时脉信号CK_4、CK1、CK_2及CK3 ;移位暂存器300_2的第一输入端INl、第二输入端IN2、第三输入端IN3及第四输入端IN4分别接收时脉信号CK_1、CK2、CK_3及CK4 ;移位暂存器300_3的第一输入端IN1、第二输入端IN2、第三输入端IN3及第四输入端IN4分别接收时脉信号CK_2、CK3、CK_4及CKl ;而移位暂存器300_4的第一输入端IN1、第二输入端IN2、第三输入端IN3及第四输入端IN4分别接收时脉信号CK_3、CK4、CK_1及CK2。其中时脉信号CK1、CK2、CK3和CK4的电位会在栅极高电位VGH及第一栅极低电位VGLl之间切换，时脉信号CK_1、CK_2、CK_3和CK_4的电位会在栅极高电位VGH及第二栅极低电位VGL2之间切换，而第二栅极低电位VGL2会低于第一栅极低电位VGL1。在本发明一实施例中,栅极高电位VGH为正20伏特，第一栅极低电位VGLl为负10伏特，而第二栅极低电位VGL2为负13伏特，但本发明并不以此为限。
[0076]此外，每一个时脉信号CKl至CK4会每隔一个周期Tp由第一栅极低电位VGLl被提升至栅极高电位VGH，而每一个时脉信号CK_1至CK_4会每隔一个周期Tp由第二栅极低电位VGL2被提升至栅极高电位VGH。时脉信号CKl与CK_1具有相似的时序，时脉信号CK2与CK_2具有相似的时序，时脉信号CK3与CK_3具有相似的时序，而时脉信号CK4与CK_4具有相似的时序。详言之，时脉信号CKl由第一栅极低电位VGLl被提升至栅极高电位VGH的时间点以及由栅极高电位VGH被降至第一栅极低电位VGLl的时间点，会与时脉信号CK_1由第二栅极低电位VGL2被提升至栅极高电位VGH的时间点以及由栅极高电位VGH被降至第二栅极低电位VGL2的时间点一致。相似地,时脉信号CK2由第一栅极低电位VGLl被提升至栅极高电位VGH的时间点以及由栅极高电位VGH被降至第一栅极低电位VGLl的时间点，会与时脉信号CK_2由第二栅极低电位VGL2被提升至栅极高电位VGH的时间点以及由栅极高电位VGH被降至第二栅极低电位VGL2的时间点一致。时脉信号CK3由第一栅极低电位VGLl被提升至栅极高电位VGH的时间点以及由栅极高电位VGH被降至第一栅极低电位VGLl的时间点，会与时脉信号CK_3由第二栅极低电位VGL2被提升至栅极高电位VGH的时间点以及由栅极高电位VGH被降至第二栅极低电位VGL2的时间点一致。时脉信号CK4由第一栅极低电位VGLl被提升至栅极高电位VGH的时间点以及由栅极高电位VGH被降至第一栅极低电位VGLl的时间点，会与时脉信号CK_4由第二栅极低电位VGL2被提升至栅极高电位VGH的时间点以及由栅极高电位VGH被降至第二栅极低电位VGL2的时间点一致。
[0077]再者，时脉信号CKl至CK4不同时为栅极高电位VGH，且时脉信号CKl至CK4不同时为栅极高电位VGH。以图5为例，时脉信号CK4、CK1、CK2及CK3分别在时段T1、T3、T5及Τ7依序地为栅极高电位VGH，且时脉信号CK_4、CK_1、CK_2及CK_3分别在时段Tl、T3、T5及T7依序地为栅极高电位VGH。
[0078]另外，由于移位暂存电路400依据八个时脉信号CKl至CK4及CK_1至CK_4进行操作，故移位暂存电路400可称为八相(eight phase)移位暂存电路。移位暂存电路400的第N个移位暂存器的四个输入端INl至IN4所接收的时脉信号，会与第(N+4)个移位暂存器的四个输入端INl至IN4所接收的时脉信号相同，其中N为正整数。例如，第一个移位暂存器300_1的第一输入端INl、第二输入端IN2、第三输入端IN3及第四输入端IN4分别地接收时脉信号CK_4、CK1、CK_2及CK3，而第五个移位暂存器300_5的第一输入端INl、第二输入端IN2、第三输入端IN3及第四输入端IN4所接收的时脉信号也会是时脉信号CK_4、CK1、CK_2 及 CK3。
[0079]为能清楚地说明移位暂存器300的特色及优点，请再参考图3及图5。在时段Tl期间，移位暂存器300所接收的输入信号Gim和时脉信号CK_4为栅极高电位VGH，而使得上拉电路310的开关Tla被开启，并导致节点Qn的电位为栅极高电位VGH。此外，因时脉信号CK3及CK_2分别处于第一栅极低电位VGLl及第二栅极低电位VGL2，且时脉信号CK_4为栅极高电位VGH,而使得开关Tie、Tlc和Tld被关闭。此外，由于时脉信号CKl处于第一栅极低电位VGL1,且开关Tlb被开启，故输出信号Gn的电位会是第一栅极低电位VGLl。此外，因时脉信号CK3为第一栅极低电位VGL1,而时脉信号CK_4为栅极高电位VGH,故开关Tle的栅极-源极之间的压差会为极大的负值，而使得开关Tle会被紧密地关闭。
[0080]在时段T2期间，移位暂存器300所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此夕卜，因时脉信号CK3及CK_2分别处于第一栅极低电位VGLl及第二栅极低电位VGL2，而使得开关Tie、Tlc和Tld被关闭。因此，节点Qn的电位会因节点Qn处于浮接(floating)状态而维持在栅极高电位VGH。此外，因时脉信号CKl的电位仍为第一栅极低电位VGL1,故输出信号Gn的电位会维持在第一栅极低电位VGLl。
[0081]在时段T3期间，移位暂存器300所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此夕卜，因时脉信号CK_2处于第二栅极低电位VGL2，而使得开关Tlc和Tld被关闭。再者，因时脉信号CKl处于栅极高电位VGH,且开关Tlb被开启，而使得输出信号Gn的电位被提升至栅极高电位VGH。另外，节点Qn的电位因开关Tlb的寄生电容的耦合效应以及电容Cl的耦合效应，而被提升至栅极高电位VGH的两倍(即2VGH)。此外，因时脉信号CK3为第一栅极低电位VGL1，而时脉信号CK_4为第二栅极低电位VGL2，故开关Tle的栅极-源极之间的压差会为正值(约3伏特)，且因节点Qn的电位为2VGH，故开关Tle会被轻微地开启，而有电流从节点Qn经过开关Tle而流至第一输入端INl。
[0082]在时段T4期间，移位暂存器300所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此夕卜，因时脉信号CK_2的电位为第二栅极低电位VGL2，而使得开关Tlc和Tld被关闭。另外，因时脉信号CKl被下拉至第一栅极低电位VGL1，而使得节点Qn的电位因开关Tlb的寄生电容的耦合效应而从两倍的栅极高电位2VGH下拉至栅极高电位VGH。再者，因时脉信号CKl处于第一栅极低电位VGLl，且节点Qn的电位为栅极高电位VGH，故开关Tlb会被开启，而使得输出信号Gn的电位被下拉至第一栅极低电位VGL1。另外，因时脉信号CK3为第一栅极低电位VGLl，而时脉信号CK_4为第二栅极低电位VGL2，故开关Tle的栅极-源极之间的压差会为正值(约3伏特)，且因节点Qn的电位为VGH，故开关Tle会被轻微地开启，而有电流从节点Qn经过开关Tle而流至第一输入端INl。
[0083]在时段T5期间，移位暂存器300所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此夕卜，因时脉信号CK_2的电位为栅极高电位VGH，而使得开关Tlc和Tld被开启，并使得节点Qn的电位被下拉至第一栅极低电位VGL1,且使输出信号Gn的电位维持在第一栅极低电位VGL1。再者，因节点Qn的电位为第一栅极低电位VGL1，故开关Tlb会被关闭。另外，因时脉信号CK3为第一栅极低电位VGL1,而时脉信号CK_4为第二栅极低电位VGL2,故开关Tle的栅极-源极之间的压差会为正值(约3伏特)，故开关Tle会被轻微地开启。又因节点Qn的电位为第一栅极低电位VGLl高于第一输入端INl的第二栅极低电位VGL2,而有极轻微的电流从节点Qn经过开关Tle而流至第一输入端INl。
[0084]在时段T6期间，移位暂存器300所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此夕卜，因时脉信号CK_2的电位为第二栅极低电位VGL2，而使得开关Tlc和Tld被关闭。另外，因时脉信号CK_2的电位从栅极高电位VGH被下拉至第二栅极低电位VGL2，故节点Qn的电位会因电容C2的耦合效应而稍微地下降。开关Tlb则因节点Qn的电位低于第一栅极低电位VGLl而被关闭，而输出信号Gn的电位仍维持在第一栅极低电位VGL1。另外，因时脉信号CK3为第一栅极低电位VGL1,而时脉信号CK_4为第二栅极低电位VGL2,故开关Tle的栅极-源极之间的压差会为正值(约3伏特)，而使得开关Tle会被轻微地开启。
[0085]在时段T7期间，移位暂存器300所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此夕卜，因时脉信号CK_2处于第二栅极低电位VGL2，而使得开关Tlc和Tld被关闭。再者，因时脉信号CK3处于栅极高电位VGH，故开关Tle会被完全地开启，而使得节点Qn的电位会被下拉至第二栅极低电位VGL2。输出信号Gn的电位则仍维持在第一栅极低电位VGL1。此外，后一级移位暂存器的节点Qn+1的电位的波形以及输出信号Gn+1的波形会分别与节点Qn的电位的波形及输出信号Gn的波形类似，在此即不再赘述。
[0086]由上述说明可知，在时段T3至T6的期间，移位暂存器300中的开关Tle会被轻微地开启，而在时段T7的期间，开关Tle会被完全地开启。因此，在前一级移位暂存器的输出端所输出的输入信号Gim尚未再次地由第一栅极低电位VGLl被上拉至栅极高电位VGH之前，尽管时脉信号CKl仍会在栅极高电位VGH及第一栅极低电位VGLl之间进行切换，但因开关Tle的作用，而可有效地避免移位暂存器300的节点Qn处的突波，故可确保移位暂存器300能输出具有正确波形的输出信号Gn。
[0087]在本发明一实施例中，移位暂存器300的第三下拉电路350可被省略，而第二下拉电路340的开关Tle的控制端改以接收时脉信号CK2。请参考图6，图6为本发明另一实施例的移位暂存器500的电路图。移位暂存器500包含信号端IN、第一输入端INl、第二输入端IN2、第三输入端IN3、第四输入端IN4、第五输入端IN5、输出端Out、上拉电路310、开关Tib、第一下拉电路330以及第二下拉电路540。第一输入端IN1、第二输入端IN2、第三输入端IN3、第四输入端IN4及第五输入端IN5分别接收不同的时脉信号CK_4、CKU CK_2、CK3及CK2,而信号端IN用以接收前一级移位暂存器的输出端所输出的输入信号Gim。
[0088]移位暂存器500的上拉电路310、开关Tlb及第一下拉电路330的功用及操作方式与移位暂存器300的上拉电路310、开关Tlb及第一下拉电路330相同，故不再赘述。此外，移位暂存器500的第二下拉电路540与节点Qn、第一输入端INl及第五输入端IN5耦接，并用以依据第五输入端IN5的电位，控制节点Qn与第一输入端INl之间的电性连接。在本发明一实施例中，第二下拉电路540包含开关Tie。开关Tle的第一端耦接至节点QN，开关Tle的第二端稱接至第一输入端INl,而开关Tle的控制端稱接至第五输入端IN5。开关Tle依据时脉信号CK2，控制节点Qn与第一输入端INl之间的电性连接。由于开关Tld及Tle分别以时脉信号CK3和CK_4作为其低电平信号，故可在开关Tld及Tie因长时间的操作而受到正偏压应力(PBS)效应的影响下，对开关Tld及Tle施以周期性的逆偏压应力(NBS)效应，故开关Tld及Tle的临界电压会有回复效果，也因此开关Tld及Tle的驱动能力可被改
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[0089]移位暂存器500可用于显示面板的栅极驱动器，而栅极驱动电路可包含多级的移位暂存器500，用来提供多个栅极信号，以控制显示面板的像素的开启与关闭。请参考图7及图5。图7为本发明一实施例的移位暂存电路700的示意图。移位暂存电路700包括有多个移位暂存器(如500_1至500_5)。其中，每个移位暂存器500_1至500_5的电路架构与图6的移位暂存器500电路架构相同。移位暂存器500_1至500_5会分别由输出端Out将输出信号G1至G5输出至对应的栅极线(或称扫描线)，以依序地开启与显示面板的不同栅极线耦接的像素。移位暂存器500_2至500_5的信号端IN会分别接收其前一级移位暂存器500_1至500_4的输出信号G1至G4,而移位暂存器500_1的信号端IN则是接收起始信号SP。此外，移位暂存器500_1和移位暂存器500_5的第一输入端INl、第二输入端IN2、第三输入端IN3、第四输入端IN4及第五输入端IN5分别接收时脉信号CK_4、CKU CK_2、CK3及CK2。移位暂存器500_2的第一输入端IN1、第二输入端IN2、第三输入端IN3、第四输入端IN4及第五输入端IN5分别接收时脉信号CK_1、CK2、CK_3、CK4及CK3。移位暂存器500_3的第一输入端INl、第二输入端IN2、第三输入端IN3、第四输入端IN4及第五输入端IN5分别接收时脉信号CK_2、CK3、CK_4、CKl及CK4。移位暂存器500_4的第一输入端INl、第二输入端IN2、第三输入端IN3、第四输入端IN4及第五输入端IN5分别接收时脉信号CK_3、CK4、CK_1、CK2 及 CK1。
[0090]由于移位暂存电路700依据八个时脉信号CKl至CK4及CK_1至CK_4进行操作，故移位暂存电路700也是一种八相移位暂存电路。移位暂存电路700的第N个移位暂存器的五个输入端INl至IN5所接收的时脉信号，会与第(N+4)个移位暂存器的五个输入端INl至IN5所接收的时脉信号相同，其中N为正整数。例如，第一个移位暂存器500_1的第一输入端INl、第二输入端IN2、第三输入端IN3、第四输入端IN4及第五输入端IN5分别接收时脉信号CK_4、CK1、CK_2、CK3及CK2，而第五个移位暂存器500_5的第一输入端INl、第二输入端IN2、第三输入端IN3、第四输入端IN4及第五输入端IN5所接收的时脉信号也会是时脉信号 CK_4、CK1、CK_2、CK3 及 CK2。
[0091]请再参考图6及图5。在时段Tl期间，移位暂存器500所接收的输入信号G1^1和时脉信号CK_4为栅极高电位VGH，而使得上拉电路310的开关Tla被开启，并导致节点Qn的电位为栅极高电位VGH。此外，因时脉信号CK3及CK_2分别处于第一栅极低电位VGLl及第二栅极低电位VGL2，而使得开关Tld被关闭。再者，因时脉信号CK_4为栅极高电位VGH，而时脉信号CK2的电位为第一栅极低电位VGL1，故开关Tle的栅极-源极之间的压差会为极大的负值，而使得开关Tle会被紧密地关闭。此外，由于时脉信号CKl处于第一栅极低电位VGL1,且开关Tlb被开启，故输出信号Gn的电位会是第一栅极低电位VGLl。
[0092]在时段T2期间，移位暂存器500所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此外，因时脉信号CK3及CK_2分别处于第一栅极低电位VGLl及第二栅极低电位VGL2，而使得开关Tld被关闭。再者，因时脉信号CK2的电位为第一栅极低电位VGL1,故开关Tle会被关闭。因此，节点Qn的电位会因节点Qn处于浮接状态而维持在栅极高电位VGH。此外，因时脉信号CKl的电位仍为第一栅极低电位VGL1,故输出信号Gn的电位会维持在第一栅极低电位 VGLI。
[0093]在时段T3期间，移位暂存器500所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl 及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此外，因时脉信号CK_2处于第二栅极低电位VGL2，而使得开关Tld被关闭。再者，因时脉信号CKl处于栅极高电位VGH，且开关Tlb被开启，而使得输出信号Gn的电位被提升至栅极高电位VGH。另外，节点Qn的电位因开关Tlb的寄生电容的耦合效应以及电容Cl的耦合效应，而被提升至栅极高电位VGH的两倍(即2VGH)。此外，因时脉信号CK2为第一栅极低电位VGL1，而时脉信号CK_4为第二栅极低电位VGL2，故开关Tle的栅极-源极之间的压差会为正值(约3伏特)，且因节点Qn的电位为2VGH，故开关Tle会被轻微地开启，而有电流从节点Qn经过开关Tle而流至第一输入端INl。
[0094]在时段T4期间，移位暂存器500所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此夕卜，因时脉信号CK_2的电位为第二栅极低电位VGL2，而使得开关Tld被关闭。另外，因时脉信号CKl被下拉至第一栅极低电位VGL1，而使得节点Qn的电位因开关Tlb的寄生电容的耦合效应而从两倍的栅极高电位2VGH下拉至栅极高电位VGH。再者，因时脉信号CKl处于第一栅极低电位VGLl，且节点Qn的电位为栅极高电位VGH，故开关Tlb会被开启，而使得输出信号Gn的电位被下拉至第一栅极低电位VGL1。另外，因时脉信号CK2为第一栅极低电位VGL1，而时脉信号CK_4为第二栅极低电位VGL2，故开关Tle的栅极-源极之间的压差会为正值(约3伏特)，且因节点Qn的电位为VGH，故开关Tle会被轻微地开启，而有电流从节点Qn经过开关Tle而流至第一输入端INl。
[0095]在时段T5期间,移位暂存器500所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此夕卜，因时脉信号CK和CK_2的电位为栅极高电位VGH，而使得开关Tld和Tle被开启，并使得节点Qn的电位被下拉至第二栅极低电位VGL2,且使输出信号Gn的电位维持在第一栅极低电位VGLl附近。再者，因节点Qn的电位为第二栅极低电位VGL2，故开关Tlb会被关闭。
[0096]在时段T6期间,移位暂存器500所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此夕卜，因时脉信号CK_2的电位为第二栅极低电位VGL2，而使得开关Tld被关闭。另外，因时脉信号CK2为第一栅极低电位VGL1,而时脉信号CK_4为第二栅极低电位VGL2,故开关Tle的栅极-源极之间的压差会为正值(约3伏特)，而使得开关Tle会被轻微地开启，而使得节点Qn的电位维持在第二栅极低电位VGL2,输出信号Gn的电位则维持在第一栅极低电位VGLl附近。
[0097]在时段T7期间，移位暂存器500所接收的输入信号Gim和时脉信号CK_4分别为第一栅极低电位VGLl及第二栅极低电位VGL2，而使得上拉电路310的开关Tla被关闭。此夕卜，因时脉信号CK_2处于第二栅极低电位VGL2，而使得开关Tld被关闭。再者，因时脉信号CK2为第一栅极低电位VGL1,而时脉信号CK_4为第二栅极低电位VGL2,故开关Tle的栅极-源极之间的压差会为正值(约3伏特)，而使得开关Tle会被轻微地开启，而使得节点Qn的电位维持在第二栅极低电位VGL2,输出信号Gn的电位则维持在第一栅极低电位VGLl附近。此外，后一级移位暂存器的节点Qn+1的电位的波形以及输出信号Gn+1的波形会分别与节点Qn的电位的波形及输出信号Gn的波形类似，在此即不再赘述。
[0098]由上述说明可知，在时段T3、T4、T6及T7的期间，移位暂存器500中的开关Tle会被轻微地开启，而在时段Τ5的期间，开关Tle会被完全地开启。因此，在前一级移位暂存器的输出端所输出的输入信号Gim尚未再次地由第一栅极低电位VGLl被上拉至栅极高电位VGH之前，尽管时脉信号CKl仍会在栅极高电位VGH及第一栅极低电位VGLl之间进行切换，但因开关Tle的作用，而可有效地避免移位暂存器500的节点Qn处的突波，故可确保移位暂存器500能输出具有正确波形的输出信号Gn。
[0099]此外，在上述说明中，时脉信号CKl、CK_1、CK2、CK_2、CK3、CK_3、CK4、CK_4亦可分别称为第二时脉信号、第六时脉信号、第五时脉信号、第三时脉信号、第四时脉信号、第七时脉信号、第八时脉信号及第一时脉信号。移位暂存器300_1和500_1亦可称为第一移位暂存器。移位暂存器300_2和500_2亦可称为第二移位暂存器。移位暂存器300_3和500_3亦可称为第三移位暂存器。移位暂存器300_4和500_4亦可称为第四移位暂存器。电容Cl亦可称为第一电容，而电容C2亦可称为第二电容。开关Tib、Tlc及Tld亦可分别称为第一开关、第三开关及第二开关。此外，时段Tl、T3、T5及T7亦可分别称为第一时段、第二时段、第三时段及第四时段。另外，图式中的GN+1在现有技术中是指移位暂存器100的“输入信号”，而在本发明实施例中则是指后一级移位暂存器的“输出信号”，特予以说明。
[0100]综上所述，通过本发明实施例的移位暂存器，由于各下拉电路的开关皆以时脉信号作为其低电平信号，故可在各下拉电路的开关因长时间的操作而受到正偏压应力(PBS)效应的影响下，对下拉电路的开关施以周期性的逆偏压应力(NBS)效应，以对临界电压(Vth)产生复原效果，改善驱动能力下降问题。此外，第二下拉电路的开关可适时地轻微地开启或完全地开启，故可抑制因第一开关的寄生电容的耦合效应而产生于第一开关的控制端的突波。
[0101]以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【权利要求】
1.一种移位暂存器，其特征在于，包含: 一信号端，接收一输入信号； 一第一输入端，接收一第一时脉信号； 一第二输入端，接收一第二时脉信号； 一第三输入端，接收一第三时脉信号； 一第四输入端，接收一第四时脉信号； 一输出端； 一上拉电路，与该信号端及该第一输入端耦接，并用以依据该第一时脉信号，控制该信号端与一节点之间的电性连接； 一第一开关，与该第二输入端、该节点及该输出端耦接，并用以依据该节点的电位，控制该第二输入端与该输出端之间的电性连接； 一第一下拉电路，与该第三输入端、该输出端及该第四输入端耦接，并用以依据该第三时脉信号，控制该输出端与该第四输入端之间的电性连接；以及 一第二下拉电路，与该节点及该第一输入端耦接，并用以依据该第四时脉信号或一第五时脉信号，控制该节点与该第一输入端之间的电性连接。
2.根据权利要求1所述的移位暂存器，其特征在于，该第一下拉电路包含: 一第一电容，耦接于该节点及该输出端之间；以及 一第二开关，该第二开关的一第一端耦接该输出端，该第二开关的一第二端耦接至该第四输入端，而该第二开关的一控制端耦接该第三输入端。
3.根据权利要求1所述的移位暂存器，其特征在于，该第二下拉电路依据该四时脉信号控制该节点与该第一输入端之间的电性连接。
4.根据权利要求3所述的移位暂存器，其特征在于，另包含: 一第三下拉电路，与该节点、该第三输入端及该第四输入端耦接，并用以依据该第三时脉信号，控制该节点与该第四输入端之间的电性连接。
5.根据权利要求4所述的移位暂存器，其特征在于，该第三下拉电路包含: 一第二电容，耦接于该节点及该第三输入端之间；以及 一第三开关，该第三开关的一第一端耦接该节点，该第三开关的一第二端耦接该第四输入端，而该第三开关的一控制端耦接该第三输入端。
6.根据权利要求1所述的移位暂存器，其特征在于，该第一时脉信号、该第二时脉信号、该第三时脉信号及该第四时脉信号分别在一第一时段、一第二时段、一第三时段及一第四时段为一栅极高电位，而该第一时段、该第二时段、该第三时段及该第四时段在时间轴上的顺序依序为该第一时段、该第二时段、该第三时段及该第四时段，且该第一时脉信号、该第二时脉信号、该第三时脉信号及该第四时脉信号不同时为该高栅极电位。
7.根据权利要求6所述的移位暂存器，其特征在于，更包含一第五输入端，用以接收该五时脉信号，其中该第二下拉电路另耦接至该第五输入端，以依据该五时脉信号控制该节点与该第一输入端之间的电性连接，而该第五时脉信号在该第三时段为该高栅极电位。
8.根据权利要求6或7所述的移位暂存器，其特征在于，该第二时脉信号及该第四时脉信号在该栅极高电位及一第一栅极低电位之间切换，该第一时脉信号及该第三时脉信号在该高栅极电位及一第二栅极低电位之间切换，而该第一栅极低电位高于该第二栅极低电位。
9.一种移位暂存电路,包含多个移位暂存器,其特征在于,每一移位暂存器包含: 一信号端; 一第一输入端； 一第二输入端； 一第三输入端； 一第四输入端； 一输出端； 一上拉电路，与该信号端、一节点及该第一输入端耦接，并用以依据该第一输入端的电位，控制该信号端与该节点之间的电性连接； 一第一开关，与该第二输入端、该节点及该输出端耦接，并用以依据该节点的电位，控制该第二输入端与该输出端之间的电性连接； 一第一下拉电路，与该第三输入端、该输出端及该第四输入端耦接，并用以依据该第三输入端的电位，控制该输出端与该第四输入端之间的电性连接； 一第二下拉电路，与该节点、该第一输入端及该第四输入端耦接，并用以依据该第四输入端的电位，控制该节点与该第一输入端之间的电性连接；以及 一第三下拉电路，与该节点、该第三输入端及该第四输入端耦接，并用以依据该第三输入端的电位，控制该节点与该第四输入端之间的电性连接； 其中该第一输入端、该第二输入端、该第三输入端及该第四输入端分别接收不同的时脉信号。
10.根据权利要求9所述的移位暂存电路,其特征在于,该些移位暂存器包含一第一移位暂存器、一第二移位暂存器、一第三移位暂存器及一第四移位暂存器； 其中该第一移位暂存器的该信号端接收一起始信号，该第一移位暂存器的该第一输入端接收一第一时脉信号，该第一移位暂存器的该第二输入端接收一第二时脉信号，该第一移位暂存器的该第三输入端接收一第三时脉信号，而该第一移位暂存器的该第四输入端接收一第四时脉信号； 其中该第二移位暂存器的该信号端耦接该第一移位暂存器的该输出端，该第二移位暂存器的该第一输入端接收一第六时脉信号，该第二移位暂存器的该第二输入端接收一第五时脉信号，该第二移位暂存器的该第三输入端接收一第七时脉信号，而该第二移位暂存器的该第四输入端接收一第八时脉信号； 其中该第三移位暂存器的该信号端耦接该第二移位暂存器的该输出端，该第三移位暂存器的该第一输入端接收该第三时脉信号，该第三移位暂存器的该第二输入端接收该第四时脉信号，该第三移位暂存器的该第三输入端接收该第一时脉信号，而该第三移位暂存器的该第四输入端接收该第二时脉信号；以及 其中该第四移位暂存器的该信号端耦接该第三移位暂存器的该输出端，该第四移位暂存器的该第一输入端接收该第七时脉信号，该第四移位暂存器的该第二输入端接收该第八时脉信号，该第四移位暂存器的该第三输入端接收该第六时脉信号，而该第四移位暂存器的该第四输入端接收该第五时脉信号。
11.根据权利要求9所述的移位暂存电路，其特征在于，该第三下拉电路包含:一第二电容，耦接于该节点及该第三输入端之间；以及 一第三开关，该第三开关的一第一端耦接该节点，该第三开关的一第二端耦接该第四输入端，而该第三开关的一控制端耦接该第三输入端。
12.—种移位暂存电路，包含多个移位暂存器，其特征在于，而每一移位暂存器包含: 一信号端; 一第一输入端； 一第二输入端； 一第三输入端； 一第四输入端； 一第五输入端； 一输出端； 一上拉电路，与该信号端、一节点及该第一输入端耦接，并用以依据该第一输入端的电位，控制该信号端与该节点之间的电性连接； 一第一开关，与该第二输入端、该节点及该输出端耦接，并用以依据该节点的电位，控制该第二输入端与该输出端之间的电性连接； 一第一下拉电路，与该第三输入端、该输出端及该第四输入端耦接，并用以依据该第三输入端的电位，控制该输出端与该第四输入端之间的电性连接；以及 一第二下拉电路，与该节点、该第一输入端及该第五输入端耦接，并用以依据该第五输入端的电位，控制该节点与该第一输入端之间的电性连接； 其中该第一输入端、该第二输入端、该第三输入端、该第四输入端及该第五输入端分别接收不同的时脉信号。
13.根据权利要求12所述的移位暂存电路,其特征在于,该些移位暂存器包含一第一移位暂存器、一第二移位暂存器、一第三移位暂存器及一第四移位暂存器； 其中该第一移位暂存器的该信号端接收一起始信号，该第一移位暂存器的该第一输入端接收一第一时脉信号，该第一移位暂存器的该第二输入端接收一第二时脉信号，该第一移位暂存器的该第三输入端接收一第三时脉信号，该第一移位暂存器的该第四输入端接收一第四时脉信号，而该第一移位暂存器的该第五输入端接收一第五时脉信号； 其中该第二移位暂存器的该信号端耦接该第一移位暂存器的该输出端，该第二移位暂存器的该第一输入端接收一第六时脉信号，该第二移位暂存器的该第二输入端接收该第五时脉信号，该第二移位暂存器的该第三输入端接收一第七时脉信号，该第二移位暂存器的该第四输入端接收一第八时脉信号，而该第二移位暂存器的该第五输入端接收该第四时脉信号; 其中该第三移位暂存器的该信号端耦接该第二移位暂存器的该输出端，该第三移位暂存器的该第一输入端接收该第三时脉信号，该第三移位暂存器的该第二输入端接收该第四时脉信号，该第三移 位暂存器的该第三输入端接收该第一时脉信号，该第三移位暂存器的该第四输入端接收该第二时脉信号，而该第三移位暂存器的该第五输入端接收该第八时脉信号；以及 其中该第四移位暂存器的该信号端耦接该第三移位暂存器的该输出端，该第四移位暂存器的该第一输入端接收该第七时脉信号，该第四移位暂存器的该第二输入端接收该第八时脉信号，该第四移位暂存器的该第三输入端接收该第六时脉信号，该第四移位暂存器的该第四输入端接收该第五时脉信号，而该第四移位暂存器的该第五输入端接收该第二时脉信号。
14.根据权利要求9、11或12所述的移位暂存电路，其特征在于，该第一下拉电路包含: 一第一电容，耦接于该节点及该输出端之间；以及 一第二开关，该第二开关的一第一端耦接该输出端，该第二开关的一第二端耦接至该第四输入端，而该第二开关的一控制端耦接该第三输入端。
15.根据权利要求10或13所述的移位暂存电路，其特征在于，该第一时脉信号、该第二时脉信号、该第三时脉信号及该第四时脉信号分别在一第一时段、一第二时段、一第三时段及一第四时段为一栅极高电位，该第八时脉信号、该第六时脉信号、该第五时脉信号及该第七时脉信号分别在该第一时段、该第二时段、该第三时段及该第四时段为该栅极高电位，而该第一时段、该第二时段、该第三时段及该第四时段在时间轴上的顺序依序为该第一时段、该第二时段、该第三时段及该第四时段，该第一时脉信号、该第二时脉信号、该第三时脉信号及该第四时脉信号不同时为该栅极高电位，且该第五时脉信号、该第六时脉信号、该第七时脉信号及第八时脉信号不同时为该高电位。
16.根据权利要求15所述的移位暂存电路，其特征在于，该第二时脉信号、该第四时脉信号、该第五时脉信号及该第八时脉信号在该栅极高电位及一第一栅极低电位之间切换，该第一时脉信号、该第三时脉信号、该第六时脉信号及该第七时脉信号在该栅极高电位及一第二栅极低电位之间切换，而该第一栅极低电位高于该第二栅极低电位。
【文档编号】G11C19/28GK103956133SQ201410196024
【公开日】2014年7月30日 申请日期:2014年5月9日 优先权日:2014年2月13日
【发明者】刘立伟, 詹秉燏, 洪凯尉, 陈勇志 申请人:友达光电股份有限公司