一种基于半浮栅存储器的读写控制电路的制作方法
【专利摘要】本发明涉及一种基于半浮栅存储器的读写控制电路，它包括灵敏放大电路、预充电电路、数据写入电路、钟控电流源、第一数据锁存电路、第二数据锁存电路、第一数据判决电路和第二数据判决电路，其中：该灵敏放大电路的第一输出端、第二输出端分别与所述第一数据锁存电路、第二数据锁存电路连接，该灵敏放大电路的第一输入端、第二输入端分别与半浮栅存储器的位线以及钟控电流源连接，该数据写入电路与半浮栅存储器的位线连接、并与钟控电流源连接。本发明通过在半浮栅存储器的读写控制电路中加入数据判决电路和数据锁存电路，能够有效的对半浮栅存储器进行数据写入和读出，具有读取速度快且没有静态功耗，适用于各种半浮栅存储器。
【专利说明】—种基于半浮栅存储器的读写控制电路
【技术领域】
[0001]本发明属于半导体存储器【技术领域】，特别是涉及一种基于半浮栅存储器的读写控制电路。
【背景技术】
[0002]半导体存储器在现代电子产品中有着广泛的用途。随着半导体存储器技术的不断发展，半导体存储器的尺寸越来越小，密度越来越高，半导体存储器存取数据的速度也越来越快。半导体存储器的读写控制电路是通过对半导体存储器单元位线上的信号采样，通过电平比较后进行判断，在放大后得到高、低电平即逻辑状态的“ I”或“O”的信号。
[0003]2013年8月，美国《science》杂志上刊载了“半浮栅存储器的半导体存储器”一文，该文所述半浮栅存储器是用浮栅存储电荷，并通过一个以浮栅存储器的控制栅为栅极的栅控二极管对浮栅进行充电或者放电，当半浮栅存储器进行读写时，需要较多的电压控制，因此与传统的ITic型半导体存储器相比，基于半浮栅存储器的读写控制电路会复杂很多。目前，基于半浮栅存储器的读写控制电路尚处于优化研究之中，未见有成熟的技术方案公布。
【发明内容】
[0004]本发明的目的是为解决现有技术的不足而提出一种基于半浮栅存储器的读写控制电路，本发明通过在半浮栅存储器的读写控制电路中加入数据判决电路和数据锁存电路，能够有效地对半浮栅存储器进行数据写入和读出，且读取速度快、没有静态功耗，适用于各种半浮栅存储器 。
[0005]根据本发明提出的一种基于半浮栅存储器的读写控制电路，它包括预充电电路、灵敏放大电路，所述灵敏放大电路的第一输入端通过第七NMOS管与半浮栅存储器的位线连接，其特征在于还包括数据写入电路、钟控电流源、第一数据锁存电路、第二数据锁存电路、第一数据判决电路和第二数据判决电路，其中:所述灵敏放大电路的第一输出端、第二输出端分别与所述第一数据锁存电路、第二数据锁存电路连接，所述灵敏放大电路的第二输入端通过第八NMOS管与钟控电流源的输出端连接，所述预充电电路与半浮栅存储器的位线连接、并与所述钟控电流源的输出端连接，所述数据写入电路与半浮栅存储器的位线连接、并与所述钟控电流源的输出端连接。
[0006]本发明提出的基于半浮栅存储器的读写控制电路的进一步优选方案是:
本发明所述预充电电路包括第一控制开关，该第一控制开关将第一参考电平连接至所述半浮栅存储器的位线、并连接至所述钟控电流源的输出端，该第一控制开关由第一控制信号控制。
[0007]本发明所述数据写入电路包括第二控制开关、第三控制开关、第四控制开关，该第二控制开关、第三控制开关、第四控制开关分别将所对应的第二参考电平、第三参考电平、第四参考电平连接至所述半浮栅存储器的位线、并分别连接至所述钟控电流源的输出端；该第二控制开关由所述第一数据判决电路控制，该第三控制开关由所述第二数据判决电路控制，该第四控制开关由所述第四控制信号控制。
[0008]本发明所述第一数据判决电路包括第四PMOS管和第五控制开关，该第四PMOS管和第五控制开关分别将第五参考电平、第一输入信号接至第一数据判决电路的输出端，该第四PMOS管和第五控制开关同时由第五控制信号控制。
[0009]本发明所述第二数据判决电路包括第五PMOS管和第六控制开关，该第五PMOS管和第六控制开关分别将第六参考电平、第二输入信号接至第二数据判决电路的输出端，该第五PMOS管和第六控制开关同时由第六控制信号控制。
[0010]本发明所述灵敏放大电路包括有第一 PMOS管、第二 PMOS管、第一 NMOS管和第二NMOS管在内的反向耦合电路，该第一 PMOS管和第二 PMOS管通过第三PMOS管接至第七参考电平，该第三PMOS管的栅极接至第七控制信号；该第一 NMOS管和第二 NMOS管的栅极通过第三NMOS管连接，该第三NMOS管的栅极接至第八控制信号；该第一 NMOS管和第二 NMOS管之间设有第四NMOS管，该第四NMOS管的栅极接至第九控制信号；该第一 NMOS管和第二NMOS管分别通过第五NMOS管和第六NMOS管接至第三输入信号，该第五NMOS管的栅极与所述第六NMOS管的栅极连接。
[0011]本发明所述第七NMOS管的栅极和所述第八NMOS管的栅极同时接至第十控制信号。
[0012]本发明所述第一数据锁存电路包括由第一钟控反相器、第二钟控反相器、第一传输门、第一反相器和第二反相器依次连接，该第一传输门通过第二传输门连接至所述第二反相器的输出端；其中:第一钟控反相器和第二钟控反相器的一侧同时接第六参考电平，该第二钟控反相器的另一侧接至第五参考电平，该第一钟控反相器的另一侧通过第八NMOS管接至第五参考电平；该第一传输门和第二传输门均由第十一控制信号和第十二控制信号同时控制。
[0013]本发明所述第二数据锁存电路包括由第三钟控反相器、第四钟控反相器、第三传输门、第三反相器和第四反相器依次连接，该第三传输门通过第四传输门接至所述第四反相器的输出端；其中:第三钟控反相器和第四钟控反相器的一侧同时接第六参考电平，该第四钟控反相器的另一侧接至第五参考电平，该第三钟控反相器另一侧通过第九NMOS管接至第五参考电平；该第三传输门和第四传输门均由第十一控制信号和第十二控制信号同时控制。
[0014]本发明与现有技术相比其显著优点在于:一是本发明在半导体存储器的读写控制电路中加入数据判决电路，通过数据判决电路进行写操作脉冲选择，能够有效的控制半浮栅存储器的读写操作，并且配合位线的预充电电路，能够避免位线跳变导致的未选中半浮栅存储器单元的耦合电流进入灵敏放大器而造成放大结果错误。二是本发明在半导体存储器的读写控制电路中加入数据锁存电路，能够将灵敏放大电路的输出数据锁存，从而不受灵敏放大电路状态的影响；同时在该数据锁存电路中还加入时钟控制反相器，通过时序控制使得整个读写控制电路的静态功耗为O。本发明广泛适用于各种半浮栅存储器。
[0015]
【专利附图】
【附图说明】
[0016]图1是本发明提出的一种基于半浮栅存储器的读写控制电路的电路结构示意图。
[0017]图2是本发明提出的一种基于半浮栅存储器的读写控制电路的在读周期时的时序控制状态示意图。
[0018]图3是本发明提出的一种基于半浮栅存储器的读写控制电路的在写周期时的时序控制状态示意图。
[0019]
【具体实施方式】
[0020]下面结合附图与【具体实施方式】对本发明作进一步详细的说明。
[0021]结合图1，本发明提出的一种基于半浮栅存储器的读写控制电路，它包括灵敏放大电路101、预充电电路102、数据写入电路103、第一数据判决电路104、第二数据判决电路105、第一数据锁存电路106、第二数据锁存电路107和钟控电流源(Al)，其中:
钟控电流源(Al)的输入端接地，并由电压(V)控制流过钟控电流源(Al)的电流大小。
[0022]预充电电路102包括第一控制开关(K1)，该第一控制开关(Kl)将第一参考电平(Vpre)接至半浮栅存储器的位线(BL)、并将第一参考电平(Vpre)接至电流源(Al)的输出端，第一控制开关(Kl)由第一控制信号(pre3)控制。
[0023]数据写入电路103包括第二控制开关(K2)、第三控制开关(K3)、第四控制开关(K4)，第二控制开关(K2)、第三控制开关(K3)和第四控制开关(K4)分别将所对应的第二参考电平(Vwrl)、第三参考电平(VwrO)和第四参考电平(Vhold)接至半浮栅存储器的位线(BL)、并分别连接至钟控电流源(Al)的输出端；其中:第二控制开关(K2)由第一数据判决电路104控制，第三控制开关(K3)由第二数据判决电路105控制，第四控制开关(K4)由第四控制信号(hold)控制。
[0024]数据写入电路103是通过时序控制，对半浮栅存储器的位线(BL)设置半浮栅存储器写操作时需要的电平，从而配合半浮栅存储器的字线时序，对半浮栅存储器进行有效的写入操作。
[0025]第一数据判决电路104包括第四PMOS管(PM4)和第五控制开关(K5)，第四PMOS管(PM4)和第五控制开关(K5)分别将第五参考电平(VDD)、第一输入信号(Pulse_WRl)接至第一数据判决电路的输出端，第四PMOS管(PM4 )和第五控制开关(K5 )同时由第五控制信号(Dinb)控制。
[0026]第二数据判决电路105包括第五PMOS管(PM5)和第六控制开关(K6)，第五PMOS管(PM5)和第六控制开关(K6)分别将第六参考电平(接地)、第二输入信号(Pulse_WR0)接至第二数据判决电路的输出端，第五PMOS管(PM5)和第六控制开关(K6)同时由第六控制信号(Din)控制。
[0027]数据判决电路104和数据判决电路105是利用数据状态作为开关信号，根据数据状态打开或关闭开关，从而使外部时钟脉冲与写电路联通或隔离，进而通过对写入数据的值进行判决，选出正确的写脉冲到数据写入单元，使得半浮栅存储器能够有效写入数据。
[0028]灵敏放大电路101包括有第一 PMOS管(PMl)、第二 PMOS管(PM2)、第一 NMOS管(NMl)和第二 NMOS管(NM2)在内的反向耦合电路，所述第一 PMOS管(PMl)和第二 PMOS管(PM2 )通过第三PMOS管(PM3 )接至第七参考电平(VSA)，第三PMOS管(PM3 )的栅极接至第七控制信号(Read);第一 NMOS管(NMl)和第二 NMOS管(NM2)的栅极通过第三NMOS管(NM3)连接，第三NMOS管(匪3 )的栅极接至第八控制信号(pre I)。
[0029]灵敏放大电路101的第一输入端与第二输入端之间设有第四NMOS管(NM4)，该第四NMOS管(NM4)的栅极接至第九控制信号(pre2)。
[0030]灵敏放大电路101的第一输入端和第二输入端还分别通过第五NMOS管(匪5)和第六NMOS管(NM6)接至第三输入信号(clamp)，该第五NMOS管(NM5)的栅极与第六NMOS管(NM6)的栅极连接。
[0031]灵敏放大电路101的第一输入端通过第十一 NMOS管(匪7)与半浮栅存储器的位线(BL)连接；灵敏放大电路101的第二输入端通过第十二 NMOS管(NM8)与电流源(Al)的输出端连接；第^^一 NMOS管(NM7)的栅极和第十二 NMOS管(NM8)的栅极同时接至第十控制信号(sense)。
[0032]灵敏放大电路101主要是在半浮栅存储器的读操作周期中，给半浮栅存储器的漏极即位线(BL)施加电压，从而读出半浮栅存储器的电流信息，并将读出电流与电流源(Al)产生的基准电流进行比较，然后通过负阻结构迅速放大成为电压信号。
[0033]灵敏放大电路101的第一输出端、第二输出端分别与第一数据锁存电路106、第二数据锁存电路107连接，其中:第一数据锁存电路106包括由第一钟控反相器(INV1)、第二钟控反相器(INV2)、第一传输门(？61)、第一反相器(1附3)和第二反相器(1附4)依次连接，该第一传输门(PGl)通过第二传输门(PG2)连接至第二反相器(INV4)的输出端；第二数据锁存电路107包括由第三钟控反相器(INV5)、第四钟控反相器(INV6)、第三传输门(PG3)、第三反相器(IN V7)和第四反相器(INV8)依次连接，该第三传输门(PG3)通过第四传输门(PG4)接第四反相器(INV8)的输出端。
[0034]上述第一钟控反相器(INV1)、第二钟控反相器(INV2)、第三钟控反相器(INV5)和第四钟控反相器(INV5)的一侧同时接至第六参考电平(接地)，第二钟控反相器(INV2)、第四钟控反相器(INV6)的另一侧接至第五参考电平(VDD)，第一钟控反相器(INV1)、第三钟控反相器(INV5)的另一侧分别通过第九NMOS管(NM9)、第十NMOS管(NMlO)接至第五参考电平(VDD)，第九NMOS管(NM9)、第十NMOS管(匪10)的栅极同时由控制信号(Read)控制。
[0035]上述第一传输门(PGl )、第二传输门(PG2)、第三传输门(PG3)和第四传输门(PG4)分别由第i 控制信号(pre)和第十二控制信号(preb)同时控制。
[0036]第一数据锁存电路106和数据锁存电路107用于将灵敏放大电路的放大信号进行锁存，其中:灵敏放大电路的数据放大后，有效数据只有几纳秒，因此，需要利用灵敏放大电路读周期时的时序，对灵敏放大电路读出的有效数据进行锁存，以方便后续电路对数据进行处理；采用控制信号(Read)控制第一级反相器的有效工作时间，可以使整个读写电路的静态功耗为0，同时通过第十一控制信号(pre)的上升沿来锁存数据，能够实现将灵敏放大电路放大的有效数据进行锁存，锁存后的数据不再受灵敏放大电路状态的影响；本发明在读周期时的时序控制状态如图2所示；本发明在写周期时的时序控制状态如图3所示。
[0037]上述仅为本发明的一种【具体实施方式】，本发明可以有多种实施方式，凡采用等同变换或者等效变换方式而形成的所有技术方案，均属于本发明的保护范围之内。
[0038]本发明的【具体实施方式】中凡未涉到的说明属于本【技术领域】的公知技术，可参考公知技术加以实施。
【权利要求】
1.一种基于半浮栅存储器的读写控制电路，它包括预充电电路、灵敏放大电路，所述灵敏放大电路的第一输入端通过第七NMOS管与半浮栅存储器的位线连接，其特征在于还包括数据写入电路、钟控电流源、第一数据锁存电路、第二数据锁存电路、第一数据判决电路和第二数据判决电路，其中:所述灵敏放大电路的第一输出端、第二输出端分别与所述第一数据锁存电路、第二数据锁存电路连接，所述灵敏放大电路的第二输入端通过第八NMOS管与钟控电流源的输出端连接，所述预充电电路与半浮栅存储器的位线连接、并与所述钟控电流源的输出端连接，所述数据写入电路与半浮栅存储器的位线连接、并与所述钟控电流源的输出端连接。
2.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述预充电电路包括第一控制开关，该第一控制开关将第一参考电平连接至所述半浮栅存储器的位线、并连接至所述钟控电流源的输出端，该第一控制开关由第一控制信号控制。
3.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述数据写入电路包括第二控制开关、第三控制开关、第四控制开关，该第二控制开关、第三控制开关、第四控制开关分别将所对应的 第二参考电平、第三参考电平、第四参考电平连接至所述半浮栅存储器的位线、并分别连接至所述钟控电流源的输出端，该第二控制开关由所述第一数据判决电路控制，该第三控制开关由所述第二数据判决电路控制，该第四控制开关由所述第四控制信号控制。
4.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述第一数据判决电路包括第四PMOS管和第五控制开关，该第四PMOS管和第五控制开关分别将第五参考电平、第一输入信号接至第一数据判决电路的输出端，该第四PMOS管和第五控制开关同时由第五控制信号控制。
5.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述第二数据判决电路包括第五PMOS管和第六控制开关，该第五PMOS管和第六控制开关分别将第六参考电平、第二输入信号接至第二数据判决电路的输出端，该第五PMOS管和第六控制开关同时由第六控制信号控制。
6.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述灵敏放大电路包括有第一 PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管在内的反向耦合电路，该第一 PMOS管和第二 PMOS管通过第三PMOS管接至第七参考电平，该第三PMOS管的栅极接至第七控制信号；该第一 NMOS管和第二 NMOS管的栅极通过第三NMOS管连接，该第三NMOS管的栅极接至第八控制信号；该第一 NMOS管和第二 NMOS管之间设有第四NMOS管，该第四NMOS管的栅极接至第九控制信号；该第一 NMOS管和第二 NMOS管分别通过第五NMOS管和第六NMOS管接至第三输入信号，该第五NMOS管的栅极与第六NMOS管的栅极连接。
7.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述第七NMOS管的栅极和第八NMOS管的栅极同时接至第十控制信号。
8.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述第一数据锁存电路包括由第一钟控反相器、第二钟控反相器、第一传输门、第一反相器和第二反相器依次连接，该第一传输门通过第二传输门接至第二反相器的输出端；其中:第一钟控反相器和第二钟控反相器的一侧同时接至第六参考电平，该第二钟控反相器的另一侧接至第五参考电平，该第一钟控反相器的另一侧通过第八NMOS管接至第五参考电平；该第一传输门和第二传输门均由第十一控制信号和第十二控制信号同时控制。
9.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述第二数据锁存电路包括由第三钟控反相器、第四钟控反相器、第三传输门、第三反相器和第四反相器依次连接，该第三传输门通过第四传输门接至第四反相器的输出端；其中:第三钟控反相器和第四钟控反相器的一侧同时接至第六参考电平，该第四钟控反相器的另一侧接至第五参考电平，该第三钟控反相器的另一侧通过第九NMOS管接至第五参考电平；该第三传输门和第四传输 门均由第十一控制信号和第十二控制信号同时控制。
【文档编号】G11C11/4091GK104078078SQ201410276695
【公开日】2014年10月1日 申请日期:2014年6月19日 优先权日:2014年6月19日
【发明者】王永寿, 朱家国, 苗跃, 王鹏飞 申请人:苏州东微半导体有限公司