存储器的读取电路及其读取方法与流程

本发明涉及存储器技术领域，尤其涉及一种存储器的读取电路及其读取方法。

背景技术：

非易失性存储单元(NVM，Nonvolatile memory)作为一种集成电路存储单元件，由于其具有高速、高密度、可微缩、断电后仍然能够保持数据等诸多优点，被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。锁存电路作为存储单元的一个重要组成部分，直接影响存储单元的读取速度。

现有技术中，存储器的结构示意图参考图1中所示，存储器包括由若干存储单元(Cell)101构成的存储阵列(Array)，相同列的存储单元101连接同一根位线(BL，Bit Line)，相同行的存储单元连接同一根字线(WL，Word Line)以及同一根控制栅极线(CG，Control Gate)，字线、位线以及控制栅极线用于选中某一行或某一列的存储单元。

读取电路是存储单元的外围电路的重要组成部分，读取电路通常被用来在对存储单元进行读操作时对存储单元位线上的微小信号进行采样变换并进行放大，从而确定存储单元内的存储信息。对存储器进行读取时，通过外围电路选中某一行某一列的一个存储单元101，对该存储单元进行读取。

现有技术中存储器的读取电路的结构参考图2中所示，包括晶体管M1、晶体管M2以及放大器，晶体管M1与晶体管M2连接于节点S，放大器连接节点S，并连接以参考电压，放大器需要根据节点S与参考电压Vref的关系确定OUT端的输出状态。对存储阵列中的一个存储单元101进行读取时，可以将存储阵列等效为一个电流源以及与电流源并联的寄生电容，即，图2中所示的Icell以及存储电容C_BL，存储单元101具有“0”和“1”两种状态。电压VDDH控制晶体管M1的开关，晶体管M1的漏极电流为Ilord，在读取存储单元的存储状 态的过程中，当Ilord大于Icell，存储单元的状态为“1”，放大器的OUT端输出高电位，当Ilord小于Icell，存储单元的状态为“0”，放大器的OUT端输出低电位。然而，现有技术的读取电路过程中需要给放大器提供参考电压Vref，增加了读取电路的功耗，并增加电路的设计难度。

技术实现要素：

本发明的目的在于，提供一种存储器的读取电路，解决现有技术中读取电路功耗大、存在误差的问题。

为解决上述技术问题，本发明提供一种存储器的读取电路，用于读取并输出所述存储器中存储单元的电位，包括；

第一晶体管，所述第一晶体管的栅极连接一偏置电压，源极连接一第一电源端；

锁存电路，连接于第一节点与第二节点之间，所述第一节点连接所述存储单元，所述锁存电路包括第一反相器和第二反相器，所述第一反相器的输入端连接所述第一节点，输出端连接所述第二节点，且所述第一反相器还连接所述第一晶体管的漏极以及一第二电源端，所述第二反相器的输入端连接所述第二节点，输出端连接所述第一节点，且所述第二反相器还连接所述第一电源端和所述第二电源端；

复位电路，所述复位电路连接所述第二节点。

可选的，所述第一反相器包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的栅极连接所述第二节点，漏极连接所述第一节点，源极连接所述第一晶体管的漏极，所述第一NMOS晶体管的栅极连接所述第二节点，漏极连接所述第一节点，源极连接所述第二电源端；所述第二反相器包括第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管的栅极连接所述第一节点，漏极连接所述第二节点，源极连接所述第一电源端，所述第二NMOS晶体管的栅极连接所述第一节点，漏极连接所述第二节点，源极连接所述第二电源端。

可选的，所述复位电路包括第三反相器和复位晶体管，所述第三反相器的输入端连接一复位电压，输出端连接所述复位晶体管的栅极，所述复位晶体管 的源极连接所述第二电源端，漏极连接所述第二节点。

可选的，所述第三反相器包括第三PMOS晶体管和第三NMOS晶体管，所述第三PMOS晶体管和所述第三NMOS晶体管的栅极连接所述复位电压，所述第三PMOS晶体管的源极连接所述第一电源端，所述第三NMOS晶体管的源极连接所述第二电源端，所述第三PMOS晶体管的漏极以及所述第三NMOS晶体管的漏极均连接所述复位晶体管的栅极。

可选的，所述复位晶体管为NMOS晶体管。

可选的，所述读取电路还包括一整形电路，所述整形电路连接所述第二节点。

可选的，所述整形电路为第四反相器，所述第四反相器包括第四PMOS晶体管和第四NMOS晶体管，所述第四PMOS晶体管的栅极和所述第四NMOS晶体管的栅极连接均所述第二节点，所述第四PMOS晶体管的源极连接所述第一电源端，所述第四NMOS晶体管的源极连接所述第二电源端，所述第四PMOS晶体管的漏极和所述第四NMOS晶体管的漏极相连，并作为所述读取电路的输出端。

可选的，所述存储器的读取电路还包括一译码电路，所述译码电路连接在所述第一节点与所述存储单元之间。

可选的，所述译码电路包括一第二晶体管，所述第二晶体管的源极连接所述存储单元，漏极连接所述第一节点。

可选的，所述第二晶体管为NMOS晶体管。

可选的，所述第一晶体管为PMOS晶体管。

相应的，本发明还提供一种存储器的读取方法，采用上述的存储器的读取电路，所述存储器的读取方法包括复位阶段和读取阶段：

在复位阶段，所述复位电路打开，使得所述第二节点为低电位，所述第一节点为高电位；

在读取阶段，所述复位电路关闭，当所述第一晶体管的漏极电流小于所述存储单元的电流时，使得第一节点为低电位，第二节点为高电位，所述读取电路输出低电位；当所述第一晶体管的漏极电流大于所述存储单元的电流时，使得所述第一节点为高电位，所述第二节点为低电位，所述读取电路输出高电位。

可选的，所述偏置电压为低电位，所述第一晶体管始终打开。

可选的，所述第一电源端为高电位，所述第二电源端为地端。

本发明的存储器的读取电路及其读取方法中，在对存储单元进行读取的过程中，复位电路打开，并对锁存电路进行复位，将第二节点的电压拉低，第一PMOS晶体管打开，使得第一节点的电位为高电位，对第一节点和第二节点的状态进行复位。接着，将复位电路关闭，锁存电路随即对存储单元进行读取，根据第一晶体管的漏极电流与存储单元的电流的关系，第一节点读取存储单元的状态，从而锁存电路将存储单元的状态输出。本发明中，锁存电路包括第一反相器和第二反相器，从而静态功耗小，并且，在读取方法中，复位电路先对锁存电路进行复位，保证输出的准确。

附图说明

图1为现有技术中的存储器的电路示意图；

图2为本发明一实施例中的存储器的读取电路的电路示意图；

图3为本发明一实施例中的存储器的读取电路的电路示意图；

图4为本发明又一实施例中的存储器的读取电路的电路示意图；

图5为本发明一实施例中的存储单元为“0”的仿真结果图；

图6为本发明一实施例中的存储单元为“1”的仿真结果图。

具体实施方式

针对上述技术问题，发明人经过试验，设计了改进的存储器的读取电路，参考图3中所示，读取电路采用锁存电路1，锁存电路1的电流为Ilatch，当对存储单元进行读取时，同样的，根据Ilatch与存储单元的电流Icell的大小关系，相应的输出存储单元的状态，然而，图3中所示的读取电路，当存储单元的电流值较小或者电路存在漏电时，读取电路容易出错。

基于上述问题，本发明提供一种存储器的读取电路及其读取方法，用于读取并输出存储单元的电位，读取电路包括第一晶体管、锁存电路以及复位电路。在对存储单元进行读取的过程中，复位电路对锁存电路进行复位，将第二节点的电压拉低，使得第一节点的电位为高电位，对第一节点和第二节点的状态进 行复位。接着，将复位电路关闭，锁存电路随即对存储单元进行读取，根据第一晶体管的漏极电流与存储单元的电流的关系，第一节点读取存储单元的状态，从而锁存电路将存储单元的状态输出。本发明中，锁存电路包括第一反相器和第二反相器，从而静态功耗小，并且，在读取方法中，复位电路先对锁存电路进行复位，保证输出的准确。

以下结合图4对本发明的存储器的读取电路进行详细的描述。参考图4所示，本发明的存储器的读取电路具体包括：

第一晶体管P3，所述第一晶体管P3的栅极连接偏置电压V_BAIS，源极连接第一电源端VDD，所述第一电源端VDD为高电位。所述第一晶体管P3为PMOS晶体管。在本实施例中，所述偏置电压V_BAIS为低电位，使得所述第一晶体管P3处于开启状态。

锁存电路10，连接于第一节点S1与第二节点S2之间，所述第一节点S1连接所述存储单元，即图4中所示的电流源Icell，所述锁存电路10包括第一反相器11和第二反相器12，所述第一反相器11的输入端连接所述第一节点S1，输出端连接所述第二节点S2，且所述第一反相器11还连接所述第一晶体管P3的漏极以及一第二电源端VSS，所述第二反相器12的输入端连接所述第二节点S2，输出端连接所述第一节点S1，且所述第二反相器12还连接所述第一电源端VDD和所述第二电源端VSS。

具体的，所述第一反相器10包括第一PMOS晶体管P1和第一NMOS晶体管N1，所述第一PMOS晶体管P1的栅极连接所述第二节点S2，漏极连接所述第一节点S1，源极连接所述第一晶体管P3的漏极，所述第一NMOS晶体管N1的栅极连接所述第二节点S2，漏极连接所述第一节点S1，源极连接第二电源端VSS，所述第二电源端VSS为地端；所述第二反相器12包括第二PMOS晶体管P2和第二NMOS晶体管N2，所述第二PMOS晶体管P2的栅极连接所述第一节点S1，漏极连接所述第二节点S2，源极连接所述第一电源端VDD，所述第二NMOS晶体管N2的栅极连接所述第一节点S1，漏极连接所述第二节点S2，源极连接所述第二电源端VSS。本实施例中，所述锁存电路10能够迅速开启，从而通过第一节点S1对存储单元的电位进行读取。并且，锁存电路10包括两个反相器，静态功耗较低，从而较低读取电路的功耗。

复位电路20，所述复位电路20连接所述第二节点S2，用于对锁存电路10中的第一节点S1和第二节点S2进行复位。所述复位电路20包括第三反相器21和复位晶体管N3，所述第三反相器20的输入端连接一复位电压RDEN，输出端连接所述复位晶体管N3的栅极，所述复位晶体管N3的源极连接所述第二电源端VSS，漏极连接所述第二节点S2。所述第三反相器20包括第三PMOS晶体管P4和第三NMOS晶体管N4，所述第三PMOS晶体管P4和所述第三NMOS晶体管N4的栅极连接所述复位电压RDEN，所述第三PMOS晶体管P4的源极连接所述第一电源端VDD，所述第三NMOS晶体管P4的源极连接所述第二电源端VSS，所述第三PMOS晶体管P4的漏极以及所述第三NMOS晶体管N4的漏极均连接所述复位晶体管N3的栅极。在本实施例中，所述复位晶体管N3为NMOS晶体管。

所述读取电路还包括一整形电路30，所述整形电路30连接所述第二节点S2，对所述第二节点S2的电位进行整形后输出。在本实施例中，所述整形电路30为第四反相器，所述第四反相器包括第四PMOS晶体管P5和第四NMOS晶体管N5，所述第四PMOS晶体管P5的栅极和所述第四NMOS晶体管N5的栅极连接均所述第二节点S2，所述第四PMOS晶体管P5的源极连接所述第一电源端VDD，所述第四NMOS晶体管N4的源极连接所述第二电源端VSS，所述第四PMOS晶体管P5的漏极和所述第四NMOS晶体管N5的漏极相连，并作为所述读取电路的输出端OUT。

继续参考图4中所示，所述存储器的读取电路还包括一译码电路40，所述译码电路40连接在所述第一节点S1与所述存储单元之间。所述译码电路40包括一第二晶体管N6，所述第二晶体管N6的源极连接所述存储单元，漏极连接所述第一节点S1。所述第二晶体管N6为NMOS晶体管。译码电路40对存储阵列中的存储器中的某一列的存储单元进行选择，在本发明的其他实施例中，所述译码电路40还可以包括多个串联的NMOS晶体管，此为本领域技术人员可以理解的，在此不做赘述。此外，本发明的读取电路还可以包括用于对存储单元进行行选择的译码电路，此为本领域技术人员可以理解的，在此不做赘述。

此外，如背景技术中所述，所述存储器的读取电路中还包括一存储电容C_BL，存储电容C_BL为存储器的寄生电容，所述存储电容C_BL与所述存储单元的电流源 Icell并联，电流源Icell以及存储电容C_BL的一端均相连地端。

相应的，本发明还提供一种存储器的读取方法，采用图4中的读取电路，下面结合图4～图6对本发明的存储器的读取电路的读取方法进行说明，其中，图5为存储单元为低电位“0”时的仿真图，图6为存储单元为高电位“1”时的仿真图，图5和图6中横坐标为时间，单位为微秒(μs)，纵坐标中分别包括复位电压RDEN的电压、第一节点S1的电压、第二节点S2的电压、输出端OUT的电压以及第一电源端VDD的电流IVDD，其中，电压单位为伏(V)，电流单位为微安培(μA)。在本发明中，存储电路对存储单元的读取方法可以分为复位阶段T1和读取阶段T2。

参考图5中所示，首先，复位阶段T1中，复位电路20打开，即向复位电路20的复位电压RDEN提供低电位，复位电压RDEN通过第三反相器21，使得复位晶体管N3的电位为高电位，复位晶体管N3打开，第二节点S2的电位逐渐拉低，使得第二节点S2为低电位，第一PMOS晶体管P1打开。在本实施例中，偏置电压V_BAIS电压一直处于低电位，使得第一晶体管P3一直开启，当第一PMOS晶体管P1打开时，第一晶体管P1通过第一节点S1对存储电容C_BL和第一节点S1进行充电，第一节点S1为高电位。从而，经过复位阶段T1阶段，使得锁存电路10中的第一节点S1和第二节点S2的初始状态固定。之后，复位电路20关闭，即给复位电压RDEN提供高电位，复位电压RDEN经过第三反相器21，使得复位晶体管N3的栅极电位为低电位，复位晶体管N3关闭，复位电路20关闭，进入读取阶段T2。在读取阶段T2中，由于存储单元的电流Icell大于第一晶体管P3的漏极电流(锁存电路10的电流)Ilatch，使得第一节点S1的电流逐渐下降，并被拉低为低电位，从而第二节点S2为高电位，经过整形电路30最终输出的OUT为低电位“0”。从图5中可以看出，在复位阶段T1和读取阶段T2中，第一电源端VDD的电流IVDD始终很小，从而使得读取电路中的总功耗较小。

参考图6中所示，复位阶段T1中，复位电压RDEN为低电位，第二节点S2为低电位，第一节点S1为高电位，图6中所示的复位阶段与图5中的复位阶段相同，在此不做赘述。经过复位阶段T1之后，第一节点S1和第二节点S2的状态固定。之后，给复位电压RDEN提供高电位，复位电压RDEN经过第三反 相器21，使得复位晶体管N3的栅极电位为低电位，复位晶体管N3关闭，复位电路20关闭，进入读取阶段T2。在读取阶段T2中，由于存储单元的电流Icell小于第一晶体管P3的漏极电流(锁存电路10的电流)Ilatch，第一节点S1的电位维持在高电位，从而第二节点S2维持在低电位，从而经过整形电路30，最终输出的OUT为高电位“1”。从图6中可以看出，在复位阶段T1和读取阶段T2中，第一电源端VDD的电流IVDD始终很小，从而使得读取电路的功耗较小。此外，由于在复位阶段T1中，第一节点S1复位为高电位，第二节点S2复位为低电位，当存储单元Icell的电流较小时，输出的电位“1”不容易产生差错。

综上所述，本发明的存储器的读取电路及其读取方法，在对存储单元进行读取的过程中，复位电路对锁存电路进行复位，将第二节点的电压拉低，使得第一节点的电位为高电位，对第一节点和第二节点的状态进行复位。接着，将复位电路关闭，锁存电路随即对存储单元进行读取，根据第一晶体管的漏极电流与存储单元的电流的关系，第一节点读取存储单元的状态，从而锁存电路将存储单元的状态输出。本发明中，锁存电路包括第一反相器和第二反相器，从而静态功耗小，并且，在读取方法中，复位电路先对锁存电路进行复位，保证输出的准确。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。