包括虚设存储单元的半导体存储器件及其操作方法与流程

本申请要求2015年5月15日提交给韩国知识产权局的申请号为10-2015-0068059的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例总体涉及一种电子器件，更具体地，涉及一种包括虚设存储单元的半导体存储器件及其操作方法。

背景技术：

半导体存储器件由诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料制成。半导体存储器件被分类为易失性存储器件和非易失性存储器件。

易失性存储器件在掉电时丢失储存的数据。易失性存储器件的示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器件不管上电/掉电状态如何都保持储存的数据。非易失性存储器件的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器被分类为或非(NOR)型存储器和与非(NAND)型存储器。

技术实现要素：

各种实施例涉及一种具有改进性能的半导体存储器件及其操作方法。

根据实施例的一种操作半导体存储器件的方法，所述半导体存储器件包括耦接至虚设字线和正常字线的多个单元串，所述方法可以包括：通过将第一编程脉冲顺序地施加至正常字线之中的选中正常字线来对选中正常存储单元执行第一子编程操作；以及通过将比第一编程脉冲大的第二编程脉冲顺序地施加至选中正常字线来对选中正常存储单元执行第二子编程操作，其中，每当第一编程脉冲中的每个被施加至选中正常字线时，以与选中正常字线相同的方式来偏置虚设字线中的至少一个。

每当第二编程脉冲中的每个被施加至选中正常字线时，可以将虚设字线中的所述至少一个偏置为比第二编程脉冲低的编程通过脉冲。

每当第二编程脉冲中的每个被施加至选中正常字线时，可以将正常字线之中的未选中正常字线偏置为编程通过脉冲。

每当第一编程脉冲中的每个被施加至选中正常字线时，可以将正常字线之中的未选中正常字线偏置为比第一编程脉冲低的编程通过脉冲。

根据另一个实施例的一种操作半导体存储器件的方法，所述半导体存储器件包括耦接至虚设字线和正常字线的多个单元串，所述方法可以包括：将第一编程脉冲共同地施加至正常字线之中的选中正常字线和虚设字线，直到选中正常存储单元对应于第一编程通过为止；以及将第二编程脉冲施加至选中正常字线，直到选中正常存储单元对应于第二编程通过为止，其中，使用子验证电压来判断选中正常存储单元是否对应于第一编程通过，以及使用比子验证电压大的目标验证电压来判断选中正常存储单元是否对应于第二编程通过。

根据另一个实施例的一种半导体存储器件可以包括：存储单元阵列，存储单元阵列包括耦接至虚设字线的虚设存储单元以及耦接至正常字线的正常存储单元；以及外围电路，在编程操作期间，外围电路通过将第一编程脉冲施加至正常字线之中的选中正常字线来对选中正常存储单元执行第一子编程，以及通过将第二编程脉冲施加至选中正常字线来对选中正常存储单元执行第二子编程，其中，在第一子编程的每个第一子编程期间，外围电路以与选中正常字线相同的方式来控制虚设字线之中的选中虚设字线的电压。

附图说明

图1是图示根据实施例的半导体存储器件的框图；

图2是图示图1中所示的存储单元的实施例的框图；

图3是图示图2中所示的存储块中的一个的电路图；

图4是图示图2中所示的存储块中的一个的另一个实施例的电路图；

图5是图示图1中所示的页缓冲器中的一个的框图；

图6是图示根据实施例的半导体存储器件的编程操作的方法的流程图；

图7是详细地图示图6中所示的编程操作的方法的流程图；

图8是图示图1中所示的控制逻辑的一个实施例的框图；

图9是图示在第一子编程操作和第二子编程操作期间被施加至选中正常字线、未选 中正常字线和选中虚设字线的电压的时序图；

图10是示出在第一子编程操作期间被施加至正常字线和虚设字线的电压的表；

图11是示出在第二子编程操作期间被施加至正常字线和虚设字线的电压的表；

图12是示出在第一子编程操作期间被施加至正常字线和虚设字线的电压的另一个实施例的表；

图13是图示包括图1中所示的存储系统的存储系统的框图；

图14是图示图13中所示的存储系统的应用示例的框图；以及

图15是图示包括参照图14描述的存储系统的计算系统的框图。

图16是图示包括图1中所示的半导体存储器件的存储系统的框图。

图17是图示图16中所示的存储系统的应用示例的框图。

图18是图示具有以上参照图17描述的存储系统的计算系统的框图。

具体实施方式

在下文中，将参照附图详细描述实施例的各种示例。提供附图以允许本领域技术人员理解本发明的实施例的范围。然而，本发明可以以不同的形式来实施并且不应当被解释为局限于阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的。另外，实施例被提供以将本发明的范围充分地传达给本领域技术人员。

此外，“连接/耦接”代表一个组件直接电耦接至另一个组件或者通过另一个组件间接地电耦接。只要在句子中没有明确地提及，单数形式就可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”代表存在或已经添加一个或更多个组件、步骤、操作和元件。

图1是图示根据实施例的半导体存储器件50的框图。

参照图1，半导体存储器件50可以包括存储单元阵列100和外围电路110。

存储单元阵列100可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以通过行线RL耦接至地址解码器120，且存储块BLK1至BLKz可以通过位线BL1至BLm耦接至读写电路140。存储块BLK1至BLKz中的每个可以包括多个存储单元。根据实施例，多个存储单元可以是非易失性存储单元。

外围电路110可以包括地址解码器120、电压发生器130、读写电路140、数据输入/输出电路150、控制逻辑160和检测器170。

地址解码器120可以通过行线RL耦接至存储单元阵列100。行线RL可以包括漏极选择线、正常字线、虚设字线、源极选择线和公共源极线。根据实施例，行线RL还可以包括管线(pipe line)。

地址解码器120可以被配置为响应于控制逻辑160的控制来操作行线RL。地址解码器120可以从控制逻辑160接收地址ADDR。

在编程操作期间，地址ADDR可以包括块地址和行地址。地址解码器120可以被配置为对来自接收到的地址ADDR的块地址解码。地址解码器120可以响应于解码的块地址来选择一个存储块。地址解码器120还可以被配置为对来自接收到的地址ADDR的行地址解码。地址解码器120可以响应于解码的行地址来选择选中存储块的漏极选择线中的一个，以及选择选中存储块的多个正常字线(其可以被划分为第一正常字线和第二正常字线)中的一个。因此，与单个页相对应的正常存储单元可以被选中。

根据实施例，地址解码器120可以包括块解码器、行解码器和地址缓冲器。

电压发生器130可以响应于控制逻辑160来操作。电压发生器130可以通过使用被提供给半导体存储器件50的外部电源电压来产生内部电源电压。例如，电压发生器130可以调节外部电源电压以产生内部电源电压。产生的内部电源电压可以被提供给地址解码器120、读写电路140、数据输入/输出电路150、控制逻辑160和检测器170，并且用作半导体存储器件50的操作电压。

电压发生器130可以使用外部电源电压和内部电源电压中的至少一种来产生多个电压。根据实施例，电压发生器130可以包括接收内部电源电压的多个泵电容器，并响应于控制逻辑160的控制而通过选择性地激活多个泵电容器来产生多个电压。

在编程期间，电压发生器130可以产生高电压编程脉冲和比编程脉冲低的编程通过脉冲。地址解码器120可以基于地址ADDR来将编程脉冲施加至选中正常字线，并且将编程通过脉冲施加至未选中正常字线。在编程验证期间，电压发生器130可以产生验证电压和比验证电压大的验证通过电压。地址解码器120可以基于地址ADDR来将验证电压施加至选中正常字线并且将验证通过电压施加至未选中正常字线。

读写电路140可以通过位线BL耦接至存储单元阵列100。读写电路140可以响应于控制逻辑160的控制来操作。

读写电路140可以通过数据线DL而与数据输入/输出电路150交流数据DATA。在编程操作期间，读写电路140可以通过数据输入/输出电路150来接收数据DATA。

读写电路140可以包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm可以分别通过第一位线BL1至第m位线BLm耦接至存储单元阵列100。第一页缓冲器PB1至第m页缓冲器PBm可以响应于控制逻辑160的控制来操作。

在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以从数据输入/输出电路150和数据线DL接收要被编程的数据DATA。当编程脉冲被施加至选中正常字线时，第一页缓冲器PB1至第m页缓冲器PBm可以根据要被编程的数据DATA而通过位线BL1至BLm来对选中正常存储单元编程。施加了编程许可电压(例如，接地电压)的位线的正常存储单元的阈值电压可以增大。另一方面，施加了编程禁止电压(例如，电源电压)的位线的正常存储单元的阈值电压可以保持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以分别通过位线BL1至BLm而从选中正常存储单元中读取数据。可以基于选中正常存储单元的阈值电压小于、大于还是等于验证电压来确定所述数据的值。例如，当选中正常存储单元的阈值电压小于验证电压时，对应的数据位可以被确定为具有逻辑值“1”。当选中正常存储单元的阈值电压大于或等于验证电压时，对应的数据位可以被确定为具有逻辑值“0”。随后，第一页缓冲器PB1至第m页缓冲器PBm可以通过判断读取的数据与要被编程的数据DATA是否彼此一致来产生通过/失败位。产生的通过/失败位可以被传输至检测器170。

在编程操作期间，数据输入/输出电路150可以从外部设备接收要被编程的数据DATA，并且将要被编程的数据DATA传输至读写电路140。

控制逻辑160可以耦接至地址解码器120、电压发生器130、读写电路140、数据输入/输出电路150和检测器170。控制逻辑160可以从外部控制器接收命令CMD和地址ADDR。控制逻辑160可以被配置为响应于命令CMD来控制地址解码器120、电压发生器130、读写电路140、数据输入/输出电路150和检测器170。控制逻辑160可以将地址ADDR传输至地址解码器120。

检测器170可以耦接至读写电路140和控制逻辑160。检测器170可以响应于控制逻辑160的控制来操作。当通过/失败位之中的与编程通过相对应的数据位的数量大于预定数量时，检测器170可以使能检测信号DS。当通过/失败位之中的与编程通过相对应的数据位的数量小于或等于预定数量时，检测器170可以禁止检测信号DS。

根据实施例，编程操作可以包括第一子编程操作和第二子编程操作。当检测信号 DS在第一子编程操作期间被使能时，控制逻辑160可以控制外围电路110执行第二子编程操作。当检测信号DS在第二子编程操作期间被使能时，控制逻辑160可以完成编程操作。控制逻辑160可以将编程通过信号传输至外部控制器(未示出)以通知外部控制器编程操作完成。

图2是图示图1中所示的存储单元阵列100的实施例的框图。

参照图2，存储单元阵列100可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括层叠在衬底之上的多个存储单元。多个存储单元可以沿+X方向、+Y方向和+Z方向布置。参照图3更详细地描述每个存储块的结构。

图3是图示图2中所示的存储块BLK1至BLKz中的一个存储块(即，第一存储块BLK1)的电路图。

参照图3，第一存储块BLK1可以包括单元串CS11至CS1m和CS21至CS2m。根据实施例，单元串CS11至CS1m和CS21至CS2m中的每个可以被形成为“U”形。在第一存储块BLK1中，m个单元串可以沿行方向(即，+X方向)布置。为了方便解释，图3图示沿列方向(即，+Y方向)布置的两个单元串。然而，可以沿列方向布置三个或更多个单元串。

单元串CS11至CS1m和CS21至CS2m中的每个可以包括至少一个源极选择晶体管SST、一个或更多个源极侧虚设存储单元SMC1和SMC2、第一正常存储单元MC1至第n正常存储单元MCn、管道晶体管PT、一个或更多个漏极侧虚设存储单元DMC1和DMC2以及至少一个漏极选择晶体管DST。在一个示例性实施例中，多个第一正常存储单元可以耦接至第一正常字线，以及第二存储单元可以耦接至第二正常字线。

选择晶体管SST和DST、虚设存储单元SMC1、SMC2、DMC1和DMC2以及正常存储单元MC1至MCn可以具有类似的结构。根据实施例，选择晶体管SST和DST、虚设存储单元SMC1、SMC2、DMC1和DMC2以及正常存储单元MC1至MCn中的每个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。

每个单元串的源极选择晶体管SST可以耦接在公共源极线CSL与源极侧虚设存储单元SMC1和SMC2之间。

根据实施例，布置在同一行中的单元串的源极选择晶体管可以耦接至沿行方向延伸的源极选择线。布置在不同行中的单元串的源极选择晶体管可以电耦接至不同的源极选择线。如图3中所示，第一行中的单元串CS11至CS1m的源极选择晶体管可以耦接至第一源极选择线SSL1，以及第二行中的单元串CS21至CS2m的源极选择晶体管可以耦 接至第二源极选择线SSL2。

可以给每个单元串提供两个源极侧虚设存储单元SMC1和SMC2。然而，在其他实施例中，将理解为可以提供三个或更多个源极侧虚设存储单元。每个单元串的源极侧虚设存储单元SMC1和SMC2可以串联耦接在源极选择晶体管SST与正常存储单元MC1至MCp之间。每个单元串的第一源极侧虚设存储单元SMC1的栅极可以耦接至第一源极侧虚设字线SWL1。第二源极侧虚设存储单元SMC2的栅极可以耦接至第二源极侧虚设字线SWL2。每个单元串的第一正常存储单元MC1至第n正常存储单元MCn可以耦接在源极侧虚设存储单元SMC1和SMC2与漏极侧虚设存储单元DMC1和DMC2之间。

第一正常存储单元MC1至第n正常存储单元MCn可以被划分为第一正常存储单元MC1至第p正常存储单元MCp以及第(p+1)正常存储单元MCp+1至第n正常存储单元MCn。第一正常存储单元MC1至第p正常存储单元MCp可以沿+Z方向的反方向顺序地布置并且串联耦接在源极侧虚设存储单元SMC1和SMC2与管道晶体管PT之间。第(p+1)正常存储单元MCp+1至第n正常存储单元MCn可以沿+Z方向顺序地布置并且串联耦接在管道晶体管PT与漏极侧虚设存储单元DMC1和DMC2之间。第一正常存储单元MC1至第p正常存储单元MCp与第(p+1)正常存储单元MCp+1至第n正常存储单元MCn通过管道晶体管PT耦接。每个单元串的第一正常存储单元MC1至第n正常存储单元MCn的栅极可以分别耦接至第一正常字线WL1至第n正常字线WLn。

可以通过第一位线BL1至第m位线BLm将数据储存在第一正常存储单元MC1至第n正常存储单元MCn中。可以通过第一位线BL1至第m位线BLm来读取储存在第一正常存储单元MC1至第n正常存储单元MCn中的数据。

每个单元串的管道晶体管PT的栅极可以耦接至管线PL。

出于说明的目的，示出了给每个单元串提供两个漏极侧虚设存储单元DMC1和DMC2，但是可以给每个单元串提供三个或更多个漏极侧虚设存储单元。每个单元串的漏极侧虚设存储单元DMC1和DMC2可以串联耦接在漏极选择晶体管DST与正常存储单元MCp+1至MCn之间。每个单元串的第一漏极侧虚设存储单元DMC1的栅极可以耦接至第一漏极侧虚设字线DWL1。每个单元串的第二漏极侧虚设存储单元DMC2的栅极可以耦接至第二漏极侧虚设字线DWL2。

每个单元串的漏极选择晶体管DST可以耦接在对应的位线与漏极侧虚设存储单元DMC1和DMC2之间。沿行方向布置的单元串可以耦接至沿行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可以耦接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可以耦接至第二漏极选择线DSL2。

沿列方向布置的单元串可以耦接至沿列方向延伸的位线。在图3中，第一列中的单元串CS11和CS21可以耦接至第一位线BL1。第m列中的单元串CS1m和CS2m可以耦接至第m位线BLm。

根据另一个实施例，可以提供偶数位线和奇数位线以代替第一位线BL1至第m位线BLm。另外，沿行方向布置的单元串CS11至CS1m或CS21至CS2m的偶数单元串可以分别耦接至偶数位线，而沿行方向布置的单元串CS11至CS1m或CS21至CS2m的奇数单元串可以分别耦接至奇数位线。

可以提供虚设存储单元SMC1、SMC2、DMC1和DMC2以稳定地控制对应单元串的电压或电流。例如，可以提供源极侧虚设存储单元SMC1和SMC2以减小源极选择晶体管SST与正常存储单元MC1至MCp之间的电场。在另一个示例中，可以提供漏极侧虚设存储单元DMC1和DMC2以减小漏极选择晶体管DST与正常存储单元MCp+1至MCn之间的电场。当更多虚设存储单元被提供时，存储块BLK1的操作可靠性可以改善，但存储块BLK1的大小可以增加。当更少虚设存储单元被提供时，可以减小存储块BLK1的大小，但可以降低存储块BLK1的操作可靠性。

为了有效地控制虚设存储单元SMC1、SMC2、DMC1和DMC2，虚设存储单元SMC1、SMC2、DMC1和DMC2可以具有期望的阈值电压。在对存储块BLK1执行擦除操作之后，可以对虚设存储单元SMC1、SMC2、DMC1和DMC2的一部分或全部执行编程操作。根据编程操作，虚设存储单元SMC1、SMC2、DMC1和DMC2可以具有期望的阈值电压。然而，当对虚设存储单元SMC1、SMC2、DMC1和DMC2执行了单独的编程操作时，半导体存储器件50的性能可能退化。

图4是图示图2中所示的存储块BLK1至BLKz中的一个存储块(BLK1)的另一个实施例(BLK1’)电路图。

参照图4，第一存储块BLK1’可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。单元串CS11’至CS1m’和CS21’至CS2m’中的每个可以沿+Z方向延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每个可以包括在存储块BLK1’之下的衬底(未示出)上层叠的至少一个源极选择晶体管SST、一个或更多个源极侧虚设存储单元SMC1和SMC2、第一正常存储单元MC1至第n正常存储单元MCn、一个或更多个漏极侧虚设存储单元DMC1和DMC2以及至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST可以耦接在公共源极线CSL与源极侧虚设存储单元SMC1和SMC2之间。布置在同一行中的单元串(例如，CS11’至CS1m’)的源极选择晶体管可以耦接至同一源极选择线(例如，SSL1)。布置在第一行中的单元串CS11’ 至CS1m’的源极选择晶体管可以耦接至第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管可以耦接至第二源极选择线SSL2。

每个单元串的源极侧虚设存储单元SMC1和SMC2可以串联耦接在源极选择晶体管SST与正常存储单元MC1至MCn之间。在同一高度处的源极侧虚设存储单元可以耦接至同一源极侧虚设字线。第一源极侧虚设存储单元SMC1的栅极和第二源极侧虚设存储单元SMC2的栅极可以分别耦接至第一源极侧虚设字线SWL1和第二源极侧虚设字线SWL2。

每个单元串的第一正常存储单元MC1至第n正常存储单元MCn可以串联耦接在源极侧虚设存储单元SMC1和SMC2与漏极侧虚设存储单元DMC1和DMC2之间。第一正常存储单元MC1至第n正常存储单元MCn的栅极可以分别耦接至第一正常字线WL1至第n正常字线WLn。

每个单元串的漏极侧虚设存储单元DMC1和DMC2可以串联耦接在漏极选择晶体管DST与正常存储单元MC1至MCn之间。在同一高度处的漏极侧虚设存储单元可以耦接至同一漏极侧虚设字线。第一漏极侧虚设存储单元DMC1和第二漏极侧虚设存储单元DMC2可以分别耦接至第一漏极侧虚设字线DWL1和第二漏极侧虚设字线DWL2。

每个单元串的漏极选择晶体管DST可以耦接在对应的位线与漏极侧虚设存储单元DMC1和DMC2之间。沿行方向布置的单元串的漏极选择晶体管可以耦接至沿行方向延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管可以耦接至第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可以耦接至第二漏极选择线DSL2。

结果，除从每个单元串中去除了管道晶体管PT以外，图4中所示的存储块BLK1’可以具有与图3中所示的存储块BLK1的等效电路图类似的等效电路图。

在下文中，为了方便解释，以下基于图3中所示的存储块BLK1来描述本发明的实施例。

图5是图示图1中所示的页缓冲器PB1至PBm中的一个页缓冲器(PB1)的框图。

参照图5，第一页缓冲器PB1可以包括预充电电路210、位线选择晶体管ST、感测电路220和输入/输出电路230。

预充电电路210可以耦接至位线BL1。在编程验证操作期间，预充电电路210可以响应于图1中所示的控制逻辑160的控制来将预充电电压Vprc传输至第一位线BL1。 根据实施例，预充电电路210可以包括响应于控制逻辑160的控制来操作的开关器件。

位线选择晶体管ST可以耦接在第一位线BL1与感测电路220之间。响应于来自控制逻辑160的感测信号SES，位线选择晶体管ST可以将位线BL1与感测电路220电连接。

感测电路220可以通过位线选择晶体管ST耦接至第一位线BL1。感测电路220可以包括多个锁存器LAT1至LAT3和比较器221。在编程验证操作期间，当位线选择晶体管ST导通时，感测电路220可以感测第一位线BL1中的电压或电流并且将对应的数据储存在第一锁存器LAT1中。

第二锁存器LAT2可以储存示出对应的正常存储单元作为编程操作的结果所具有的电压状态的数据位。第二锁存器LAT2可以储存来自如图1中所示的要被编程的数据DATA中的与耦接至第一位线BL1的正常存储单元相对应的数据位。当正常存储单元是单电平单元时，如图5中所示，可以提供单个第二锁存器LAT2以储存单个数据位。当正常存储单元是多电平单元时，可以提供两个或更多个第二锁存器以储存两个或更多个数据位。

比较器221可以将储存在第一锁存器LAT1中的数据位与储存在第二锁存器LAT2中的数据位进行比较以产生通过/失败位。产生的通过/失败位可以被储存在第三锁存器LAT3中。

输入/输出电路230可以耦接至感测电路220。输入/输出电路230可以响应于控制逻辑160而将第三锁存器LAT3的通过/失败位输出至检测器170。

图6是图示根据实施例的半导体存储器件50的编程操作的方法的流程图。

参照图1和图6，在步骤S110处，半导体存储器件50可以响应于表示编程的命令CMD而执行第一子编程操作。外围电路110可以将第一编程脉冲顺序地施加至选中存储块的选中正常字线以对选中正常存储单元编程。

根据实施例，每当第一编程脉冲中的每个被施加至选中正常字线时，可以以与选中正常字线中相同的方式来偏置耦接至选中存储块的虚设字线中的任意一个。因此，耦接至对应虚设字线的虚设存储单元可以被编程。

在对选中正常存储单元的编程操作期间，可以对虚设存储单元编程，这意味着不需要单独的针对虚设存储单元的编程操作。因此，可以改善半导体存储器件50的性能。

在步骤S120处，半导体存储器件50可以执行第二子编程操作。外围电路110可以通过将第二编程脉冲顺序地施加至选中正常字线来对选中正常存储单元编程。

根据实施例，当将第二编程脉冲中的每个施加至选中正常字线时，耦接至虚设字线的虚设存储单元不会被编程。每当例如第二编程脉冲中的每个被施加至选中正常字线时，比第二编程脉冲低的编程通过脉冲而不是第二编程脉冲可以被施加或偏置至虚设字线。因此，可以防止耦接至对应虚设字线的虚设存储单元被过度编程。

图7是图示图6中所示的编程操作的方法的流程图。

参照图1、图3和图7，在步骤S200处，可以执行第一子编程操作。第一子编程操作可以包括步骤S210至步骤S230。

在步骤S210处，在一个示例中，可以将第一编程脉冲共同地施加至选中正常字线和选中虚设字线。在一个示例中，施加第一编程脉冲直到选中正常存储单元对应于第一编程通过为止。在一个实施例中，在每个第一子编程期间，外围电路110以与选中字线基本上类似的方式来控制选中虚设字线的电压。基于第一正常字线WL1被选中并且第二源极侧虚设字线SWL2被选中的假设来参照图7进行描述。

通过控制选中存储块的源极选择线SSL1和SSL2，单元串CS11至CS1m和CS21至CS2m可以与公共源极线CSL电气分离。

可以将接地电压施加至选中存储块的漏极选择线DSL1和DSL2中的未选中漏极选择线(例如，DSL2)。未选中漏极选择线的漏极选择晶体管可以关断，并且对应的单元串可以与位线BL1至BLm电气分离。可以将电源电压施加至选中存储块的漏极选择线DSL1和DSL2中的选中漏极选择线(例如，DSL1)。因此，耦接至选中漏极选择线的单元串可以被确定作为选中单元串(例如，CS11至CS1m)。

可以将比第一编程脉冲低的编程通过脉冲施加至未选中正常字线WL2至WLn。还可以将编程通过脉冲施加至未选中虚设字线SWL1、DWL1和DWL2。可以将具有高电压的第一编程脉冲施加至选中正常字线WL1。同样地，可以将第一编程脉冲施加至选中虚设字线SWL2。

接收具有高电压的第一编程脉冲的正常存储单元和虚设存储单元中的每个可以响应于通过对应位线传输来的数据而被编程。

当编程禁止电压(例如，电源电压)被施加至位线(例如，BLm)时，即使电源电压被施加至选中漏极选择线，对应的漏极选择晶体管也可以关断并且对应的单元串(例 如，CS1m)的沟道也可以与位线电气分离。对应的单元串可以与位线和公共源极线分离并且被浮置。当第一编程脉冲被施加时，对应的单元串的沟道电压可以通过第一编程脉冲而升高。由于沟道升高的电压与第一编程脉冲之差不大，因此可能不会增大对应单元串的正常存储单元的阈值电压和虚设存储单元的阈值电压。

当编程许可电压(例如，接地电压)被施加至位线(例如，BL1)时，对应的漏极选择晶体管可以通过选中漏极选择线的电源电压而导通，并且单元串(例如，CS11)的沟道可以从位线接收编程许可电压。沟道的编程许可电压与第一编程脉冲之差可以使对应单元串中的正常存储单元的阈值电压和虚设存储单元的阈值电压增大。

因此，当选中正常存储单元的阈值电压保持时，虚设存储单元的阈值电压可以保持。当选中正常存储单元的阈值电压增大时，虚设存储单元的阈值电压也可以增大。

在步骤S220处，可以通过使用子验证电压执行编程验证来判断选中正常存储单元是否对应于第一编程通过。子验证电压可以低于目标验证电压。

可以使用子验证电压来读取选中正常存储单元的阈值电压。读写电路140可以将任意电压或电流提供至位线BL1至BLm。地址解码器120可以通过将电源电压施加至选中漏极选择线(例如，DSL1)和选中源极选择线(例如，SSL1)而将选中单元串CS11至CS1m连接至位线BL1至BLm和公共源极线CSL。地址解码器120可以将验证通过电压施加至未选中正常字线WL2至WLn和虚设字线SWL1、SWL2、DWL1和DWL2。不管其阈值电压如何，虚设存储单元SMC1和SMC2和正常存储单元MC1至MCn都可以导通。

地址解码器120可以将子验证电压施加至选中正常字线WL1。当被提供给位线的电压或电流被发射至公共源极线CSL时，可以意味着对应单元串的选中正常存储单元MC1的阈值电压可能低于子验证电压。当被提供至位线的电压或电流保持时，可以意味着对应单元串的选中正常存储单元MC1的阈值电压可能大于或等于子验证电压。

页缓冲器PB1至PBm中的每个可以基于通过对应位线读取的数据位来产生通过/失败位。当读取的数据位与表示对应的正常存储单元被编程成的电压状态的数据位一致时，可以产生表示编程通过的通过/失败位(例如，逻辑值“1”)。当读取的数据位与表示对应的正常存储单元被编程成的电压状态的数据位不一致时，可以产生表示编程失败的通过/失败位(例如，逻辑值“0”)。

通过/失败位可以被传输至检测器170。当表示编程通过的通过/失败位的数量大于预定数量时，检测器170可以使能检测信号DS。例如，当所有通过/失败位表示编程通过 时，检测器170可以使能检测信号DS。检测信号DS可以被传输至控制逻辑160。

当表示编程通过的通过/失败位的数量大于预定数量时，可以意味着选中正常存储单元对应于第一编程通过。当选中正常存储单元对应于第一编程通过时，可以执行步骤S310。当选中正常存储单元不对应于第一编程通过时，可以执行步骤S230。

在步骤S230处，电压发生器130可以被设置为增大第一编程脉冲的电压电平。随后，可以使用增大的第一编程脉冲来执行步骤S210。可以将逐渐增大的第一编程脉冲施加至选中正常字线和虚设字线，直到选中正常存储单元对应于第一编程通过为止。

在步骤S300处，可以执行第二子编程操作。第二子编程操作可以包括步骤S310至步骤S330。

在步骤S310处，可以通过将第二编程脉冲施加至选中正常字线WL1来执行第二子编程。在一个示例中，施加第二编程脉冲直到选中正常存储单元对应于第二编程通过为止。在实施例中，在每个第二子编程期间，外围电路110以与未选中字线基本上类似的方式来控制选中虚设字线的电压。根据实施例，当将第二编程脉冲施加至选中正常字线WL1时，可以将编程通过脉冲施加至选中虚设字线SWL2。换句话说，选中虚设字线SWL2的虚设存储单元在第二子编程期间可能不会被编程。

可以以与在第一子编程操作中相同的方式来控制漏极选择线DSL1和DSL2、未选中正常字线WL2至WLn、未选中虚设字线SWL1、DWL1和DWL2以及位线BL1至BLm。在下文中，省略对重复内容的描述。

在步骤S320处，可以通过使用目标验证电压执行编程验证来判断选中正常存储单元是否对应于第二编程通过。

可以使用目标验证电压来读取选中正常存储单元的阈值电压。地址解码器120可以通过将目标验证电压施加至选中正常字线WL1。可以以与在使用子验证电压的编程验证中相同的方式来控制位线BL1至BLm、公共源极线CSL、漏极选择线DSL1和DSL2、正常字线WL2至WLn、虚设字线SWL1、SWL2、DWL1和DWL2以及源极选择线SSL1和SSL2。在下文中，省略对重复内容的描述。

页缓冲器PB1至PBm中的每个可以基于通过位线读取的数据位来产生通过/失败位。产生的通过/失败位可以被传输至检测器170。当表示编程通过的通过/失败位的数量大于或等于预定数量时，检测器170可以使能检测信号DS。

当表示编程通过的通过/失败位的数量大于或等于预定数量时，可以意味着选中正常 存储单元对应于第二编程通过。当选中正常存储单元不对应于第二编程通过时，可以执行步骤S330。当选中正常存储单元对应于第二编程通过时，可以终止编程操作。

在步骤S330处，电压发生器130可以被设置为增大第二编程脉冲的电压电平。在此之后，可以使用增大的第二编程脉冲来执行步骤S310。可以将逐渐增大的第二编程脉冲施加至选中正常字线，直到选中正常存储单元对应于第二编程通过为止。

根据实施例，可以以与正常存储单元相同的方式来编程虚设存储单元，直到选中正常存储单元对应于第一编程通过为止。当虚设存储单元在对选中正常存储单元的编程操作期间被编程时，可能不需要单独的对虚设存储单元的编程操作。因此，可以改善半导体存储器件50的性能。

图8是图示图1中所示的控制逻辑160的一个实施例的框图。

参照图1和图8，控制逻辑160可以包括程序调度器161和寄存器162。程序调度器161可以被配置为响应于命令CMD来控制地址解码器120、电压发生器130、读写电路140、数据输入/输出电路150和检测器170。

寄存器162可以分别储存表示预定正常字线的正常字线地址。例如，正常字线地址可以被储存在存储块BLK1至BLKz中的一个中，并且在半导体存储器件50上电时被从对应的存储块加载至寄存器162。

程序调度器161可以耦接至寄存器162。当地址ADDR与正常字线地址中的一个一致时，程序调度器161可以将虚设选中信号DMS输出至地址解码器120。虚设字线中的一个可以响应于虚设选择信号DMS而被选中。当第一编程脉冲被施加至选中正常字线时，地址解码器120可以将第一编程脉冲施加至由虚设选择信号DMS表示的虚设字线。当检测信号DS被禁止时，地址解码器120可以输出虚设选择信号DMS连同地址ADDR。当检测信号DS被使能时，地址解码器120不会输出虚设选择信号DMS。地址解码器120可以将第二编程脉冲仅施加至选中正常字线。

根据实施例，寄存器162可以储存表示正常字线的正常字线地址以及表示对应的虚设字线的虚设字线地址。当地址ADDR与储存在寄存器162中的正常字线地址中的一个一致时，程序调度器161可以从寄存器162获得对应的虚设字线地址。程序调度器161可以输出获得的虚设字线地址作为虚设选择信号DMS。

根据实施例，当对临近于源极侧虚设存储单元SMC1和SMC2的第一正常存储单元MC1执行编程操作时，源极侧虚设存储单元SMC1和SMC2中的一个可以被编程。例如，当对第一正常存储单元MC1执行编程操作时，临近于该第一正常存储单元MC1的 第二源极侧虚设存储单元SMC2可以被编程。例如，当对第一正常存储单元MC1至第q正常存储单元MCq中的每个执行编程操作时，第二源极侧虚设存储单元SMC2可以被编程，其中，q是大于1并且小于p的自然数。

根据实施例，当对临近于漏极侧虚设存储单元DMC1和DMC2的第n正常存储单元MCn执行编程操作时，漏极侧虚设存储单元DMC1和DMC2中的一个可以被编程。例如，在对第n正常存储单元MCn的编程操作期间，临近于第n正常存储单元MCn的第一漏极侧虚设存储单元DMC1可以被编程。例如，当对第r正常存储单元MCr至第n正常存储单元MCn中的每个执行编程操作时，第一漏极侧虚设存储单元DMC1可以被编程，其中，r是大于p+1并且小于n的自然数。

图9是图示在第一子编程操作期间和第二子编程操作期间被施加至选中正常字线的电压、被施加至未选中正常字线的电压以及被施加至选中虚设字线的电压的时序图。

参照图3和图9，可以执行第一子编程A。可以将第一编程脉冲pgm1_1施加至选中正常字线(例如，WL1)。可以将比第一编程脉冲pgm1_1低的编程通过脉冲Vpp施加至未选中正常字线(例如，WL2至WLn)。因此，每当第一编程脉冲pgm1_1中的每个可以被施加至选中正常字线(例如，WL1)时，可以将未选中正常字线(例如，WL2至WLn)偏置为比第一编程脉冲pgm1_1低的编程通过脉冲Vpp。可以以与在选中正常字线中相同的方式来将第一编程脉冲pgm1_1施加至选中虚设字线(例如，SWL2)。虽然在图9中未示出，但是可以以与未选中正常字线相同的方式来偏置剩余的虚设字线(例如，SWL1、DWL1和DWL2)。

随后，可以使用子验证电压Vsv来对选中正常存储单元执行编程验证B。在第一子编程操作期间，可以使用子验证电压Vsv来执行编程验证。可以将子验证电压Vsv施加至选中正常字线。可以将验证通过电压Vrp施加至未选中正常字线和选中虚设字线。可以以与未选中正常字线相同的方式来偏置未选中虚设字线。

可以重复第一子编程A和编程验证B直到使用子验证电压Vsv的编程验证的结果对应于通过为止。可以将逐渐增大的第一编程脉冲pgm1_2和pgm1_3施加至选中正常字线。可以通过第一阶跃电压Vstep1来逐渐增大编程脉冲pgm1_2和pgm1_3。每当编程脉冲pgm1_2和pgm1_3中的每个被施加至选中正常字线时，可以以与选中正常字线相同的方式来偏置选中虚设字线。可以将编程通过脉冲Vpp施加至未选中正常字线。

假设使用子验证电压Vsv的编程验证的结果对应于通过，则选中正常存储单元可以对应于第一编程通过。可以执行第二子编程C。在第二子编程C期间，可以将第二编程脉冲Vpgm2_1施加至选中正常字线。在第二子编程操作期间，可以不对选中虚设字线执 行编程。可以将编程通过脉冲Vpp施加至选中虚设字线以及未选中正常字线。

第二编程脉冲Vpgm2_1之中的最低编程脉冲可以比第一编程脉冲Vpgm1_1至Vpgm1_3之中的最高编程脉冲Vpgm1_3大第二阶跃电压Vstep2。第二阶跃电压Vstep2可以低于第一阶跃电压Vstep1。

假设编程通过脉冲Vpp被施加至邻近于选中正常字线的至少一个行线(例如，未选中正常字线)，编程通过脉冲Vpp可以低于编程脉冲。即使当选中正常字线被偏置为编程脉冲时，选中正常字线的电压也可以因邻近行线上的编程通过脉冲Vpp的影响而缓慢地增大。另一方面，根据实施例，如果邻近于选中正常字线的至少一个虚设字线被选中并且编程脉冲被施加至选中正常字线和选中虚设字线二者，则选中正常字线的电压电平可以相对快速地增大。通过将第二阶跃电压Vstep2降低为低于第一阶跃电压Vstep1，可以防止选中正常存储单元的阈值电压快速增大。

随后，可以使用目标验证电压Vtv来执行编程验证D。在第二子编程操作期间可以使用目标验证电压Vtv来执行编程验证。在一个示例中，可以将目标验证电压Vtv施加至选中正常字线以判断选中正常存储单元是否对应于编程通过。子验证电压Vsv可以低于目标验证电压Vtv。可以将验证通过电压Vrp施加至未选中正常字线和选中虚设字线。可以以与未选中正常字线基本上相同的方式来偏置未选中虚设字线。在这种条件下，可以通过位线BL1至BLm来从选中正常存储单元中读取数据。可以重复第二子编程C和编程验证D直到使用目标验证电压Vtv的编程验证的结果对应于通过为止。可以将逐渐增大的第二编程脉冲pgm2_2至pgm2_p施加至选中正常字线。可以通过第一阶跃电压Vstep1来逐渐增大第二编程脉冲pgm2_2至pgm2_p。每当第二编程脉冲pgm2_2至pgm2_p中的每个被施加时，可以以与未选中正常字线相同的方式来偏置选中虚设字线。当使用目标验证电压Vtv的编程验证的结果对应于通过时，可以终止编程操作。

图10是示出在第一子编程操作期间被施加至正常字线WL1至WLn的电压和被施加至虚设字线SWL1、SWL2、DWL1和DWL2的电压的表。为了方便解释，参照图10和图11而基于在虚设字线SWL1、SWL2、DWL1和DWL2之中的第二源极侧虚设字线SWL2被选中的假设来进行描述。

参照图10，可以将逐渐增大的第一编程脉冲Vpgm1_1至Vpgm1_3施加至选中正常字线WLsl，直到选中正常存储单元对应于第一编程通过为止。可以以与选中正常字线WLsl相同的方式来偏置选中虚设字线SWL2。每当第一编程脉冲Vpgm1_1至Vpgm1_3中的每个被施加时，可以将未选中正常字线WLusl和剩余虚设字线SWL1、DWL1和DWL2偏置为编程通过脉冲Vpp。

图11是示出在第二子编程操作期间被施加至正常字线WL1至WLn的电压和被施加至虚设字线SWL1、SWL2、DWL1和DWL2的电压的表。

参照图11，可以将逐渐增大的第二编程脉冲Vpgm2_1至Vpgm2_p施加至选中正常字线WLsl。可以以与未选中正常字线WLusl相同的方式来偏置选中虚设字线SWL2。每当第二编程脉冲Vpgm2_1至Vpgm2_p中的每个被施加至选中正常字线WLsl时，可以将未选中正常字线WLusl和虚设字线SWL1、SWL2、DWL1和DWL2偏置为编程通过脉冲Vpp。

图12是示出在第一子编程操作期间被施加至正常字线WL1至WLn的电压和被施加至虚设字线SWL1、SWL2、DWL1和DWL2的电压的另一个实施例的表。

根据实施例，在对正常字线的编程操作期间两个或更多个虚设字线可以被选中。为了方便解释，参照图12而基于在虚设字线SWL1、SWL2、DWL1和DWL2之中第一源极侧虚设字线SWL1和第二源极侧虚设字线SWL2被选中的假设来进行描述。

参照图12，可以将逐渐增大的第一编程脉冲Vpgm1_1至Vpgm1_3施加至选中正常字线WLsl，直到选中正常存储单元对应于第一编程通过为止。可以以与选中正常字线WLsl相同的方式来偏置选中虚设字线SWL1和SWL2。每当第一编程脉冲Vpgm1_1至Vpgm1_3中的每个被施加时，可以将未选中正常字线WLusl和剩余的虚设字线DWL1和DWL2偏置为编程通过脉冲Vpp。

图13是图示图2中所示的存储块BLK1至BLKz中的一个存储块(BLK1)的另一个实施例(BLK1_1)的电路图。

参照图13，第一存储块BLK1_1可以包括单元串CS11_1至CS1m_1和CS21_1至CS2m_1。

单元串CS11_1至CS1m_1和CS21_1至CS2m_1中的每个可以包括源极选择晶体管SST、源极侧虚设存储单元SMC1和SMC2、正常存储单元MC1至MCn、至少一个第一管道虚设存储单元PMC1、管道晶体管PT、至少一个第二管道虚设存储单元PMC2、漏极侧虚设存储单元DMC1和DMC2以及漏极选择晶体管DST。与图3中所示的实施例相比，在此实施例中的每个单元串中还可以设置有第一管道虚设存储单元PMC1和第二管道虚设存储单元PMC2。

第一管道虚设存储单元PMC1和第二管道虚设存储单元PMC2可以耦接至管道晶体管PT的两端。第一管道虚设存储单元PMC1可以耦接在管道晶体管PT与第一正常存储单元MC1至第p正常存储单元MCp之间。第二管道虚设存储单元PMC2可以耦接 在管道晶体管PT与第(p+1)正常存储单元MCp+1至第n正常存储单元MCn之间。第一管道虚设存储单元PMC1的栅极和第二管道虚设存储单元PMC2的栅极可以分别耦接至第一管道虚设字线PWL1和第二管道虚设字线PWL2。

由于设置有第一管道虚设存储单元PMC1和第二管道虚设存储单元PMC2，因此可以稳定地控制单元串中的电压或电流。例如，由于设置有第一管道虚设存储单元PMC1，因此可以减小管道晶体管PT与正常存储单元MC1至MCp之间的电场。例如，当设置有第二管道虚设存储单元PMC2时，管道晶体管PT与正常存储单元MCp+1至MCn之间的电场可以减小。

根据实施例，可以在对正常存储单元编程的同时执行对管道虚设存储单元的编程。每当第一编程脉冲中的每个被施加至选中正常字线时，可以以与在选中正常字线中相同的方式来偏置第一管道虚设字线PWL1和第二管道虚设字线PWL2。

图14是图示图2中所示的存储块BLK1至BLKz中的一个存储块(BLK1)的另一个实施例(BLK1_2)的电路图。

参照图14，第一存储块BLK1_2可以包括单元串CS11_2至CS1m_2和CS21_2至CS2m_2。

单元串CS11_2至CS1m_2和CS21_2至CS2m_2中的每个可以包括源极选择晶体管SST、源极侧虚设存储单元SMC1和SMC2、正常存储单元MC1至MCn、管道晶体管PT、中央虚设存储单元CMC1至CMC4、漏极侧虚设存储单元DMC1和DMC2以及漏极选择晶体管DST。相比于图3中所示的实施例，还可以给每个单元串提供第一中央虚设存储单元CMC1至第四中央虚设存储单元CMC4。第一中央虚设存储单元CMC1和第二中央虚设存储单元CMC2可以串联耦接在第一正常存储单元MC1至第x正常存储单元MCx与第(x+1)正常存储单元MCx+1至第p正常存储单元MCp之间，其中，x是小于p的自然数。

第三中央虚设存储单元CMC3和第四中央虚设存储单元CMC4可以串联耦接在第(n-x+1)正常存储单元MCn-x+1至第n正常存储单元MCn与第(p+1)正常存储单元MCp+1至第(n-x)正常存储单元MCn-x之间。第一中央虚设存储单元CMC1的栅极至第四中央虚设存储单元CMC4的栅极可以分别耦接至第一中央虚设字线CWL1至第四中央虚设字线CWL4。

根据实施例，与源极选择晶体管SST、源极侧虚设存储单元SMC1和SMC2、正常存储单元MC1至MCp以及第一中央虚设存储单元CMC1和第二中央虚设存储单元 CMC2相对应的柱体可以包括两个子柱体。例如，第一子柱体可以从衬底沿+Z方向延伸，而第二子柱体可以从第一子柱体沿+Z方向延伸。第一中央虚设存储单元CMC1和第二中央虚设存储单元CMC2可以设置在第一子柱体与第二子柱体接触的区域中。由于设置有第一中央虚设存储单元CMC1和第二中央虚设存储单元CMC2，因此第一子柱体与第二子柱体接触的区域的特性可以得到完善。

同样地，与漏极选择晶体管DST、漏极侧虚设存储单元DMC1和DMC2、正常存储单元MCp+1至MCn以及第三中央虚设存储单元CMC3和第四中央虚设存储单元CMC4相对应的柱体可以包括两个子柱体。例如，对应的柱体可以包括从衬底沿+Z方向延伸的第三子柱体以及从第三子柱体沿+Z方向延伸的第四子柱体。第三中央虚设存储单元CMC3和第四中央虚设存储单元CMC4可以设置在第三子柱体与第四子柱体接触的区域中。由于设置有第三中央虚设存储单元CMC3和第四中央虚设存储单元CMC4，因此第三子柱体与第四子柱体接触的区域可以得到完善。

根据实施例，存储块BLK1_2可以被划分为多个子块，并且可以以子块为单位执行擦除操作。例如，单元串CS11_2至CS1m_2和CS21_2至CS2m_2中的上正常存储单元(第一正常存储单元至第x正常存储单元以及第(n-x+1)正常存储单元至第n正常存储单元)可以被包括在一个子块中，而单元串CS11_2至CS1m_2和CS21_2至CS2m_2中的下正常存储单元(第(x+1)正常存储单元至第p正常存储单元以及第(p+1)正常存储单元至第(n-x)正常存储单元)可以被包括在另一个子块中。第一中央虚设存储单元CMC1至第四中央虚设存储单元CMC4可以设置在两个子块彼此相邻或接触的区域中。由于设置有第一中央虚设存储单元CMC1至第四中央虚设存储单元CMC4，因此正常存储单元的可靠性可以得到完善。

然而，第一中央虚设存储单元CMC1至第四中央虚设存储单元CMC4的位置可以改变。

根据实施例，可以在对正常存储单元编程的同时执行对中央虚设存储单元的编程。每当第一编程脉冲中的每个被施加至选中正常字线时，可以以与选中正常字线相同的方式来偏置第一中央虚设字线CWL1至第四中央虚设字线CML4中的至少一个。

图15是图示图12中所示的存储块BLK1至BLKz中的一个存储块(BLK1)的另一个实施例(BLK1_3)的电路图。

参照图15，第一存储块BLK1_3可以包括单元串CS11_3至CS1m_3和CS21_3至CS2m_3。

单元串CS11_3至CS1m_3和CS21_3至CS2m_3中的每个可以包括源极选择晶体管SST、源极侧虚设存储单元SMC1和SMC2、第一正常存储单元MC1至第n正常存储单元MCn、第一中央虚设存储单元CMC1和第二中央虚设存储单元CMC2、漏极侧虚设存储单元DMC1和DMC2以及漏极选择晶体管DST。相比于图4中所示的实施例，给此实施例中的每个单元串还可以提供第一中央虚设存储单元CMC1和第二中央虚设存储单元CMC2。

第一中央虚设存储单元CMC1和第二中央虚设存储单元CMC2可以串联耦接在第一正常存储单元MC1至第y正常存储单元MCy与第(y+1)正常存储单元MCy+1至第n正常存储单元MCn之间，其中，y是小于n的自然数。第一中央虚设存储单元CMC1的栅极和第二中央虚设存储单元CMC2的栅极可以分别耦接至第一中央虚设字线CWL1和第二中央虚设字线CWL2。

根据实施例，与单个单元串相对应的柱体可以包括两个子柱体。第一中央虚设存储单元CMC1和第二中央虚设存储单元CMC2可以设置在两个子柱体彼此接触的区域中。

根据实施例，存储块BLK1_3可以被划分为多个子块，并且可以以子块为单位来执行擦除操作。例如，单元串CS11_3至CS1m_3和CS21_3至CS2m_3中的上正常存储单元(第(y+1)正常存储单元至第n正常存储单元)可以被包括在单个子块中，而单元串CS11_3至CS1m_3和CS21_3至CS2m_3中的下正常存储单元(第一正常存储单元至第y正常存储单元)可以被包括在另一个子块中。第一中央虚设存储单元CMC1和第二中央虚设存储单元CMC2可以设置在两个子块彼此相邻或接触的区域中。

然而，第一中央虚设存储单元CMC1和第二中央虚设存储单元CMC2的位置可以改变。

根据实施例，可以在对正常存储单元编程的同时执行对中央虚设存储单元的编程。每当第一编程脉冲中的每个被施加至选中正常字线时，可以以与选中正常字线相同的方式来偏置第一中央虚设字线CWL1和第二中央虚设字线CML2中的至少一个。

图16是图示包括图1中所示的半导体存储器件50的存储系统1000的框图。

如图16中所示，存储系统1000可以包括半导体存储器件50和控制器1200。

半导体存储器件50可以以与以上描述的方式相同的方式来配置和操作。因此，将省略对其的详细描述。

控制器1200可以耦接至主机和半导体存储器件50。控制器1200可以响应于主机的 请求来访问半导体存储器件50。例如，控制器1200可以控制半导体存储器件50的读取操作、编程操作、擦除操作和/或后台操作。控制器1200可以提供半导体存储器件50与主机之间的接口。控制器1200可以被配置为驱动用于控制半导体存储器件50的固件。

控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正块1250。

RAM 1210可以用作处理单元1220的操作存储器、半导体存储器件50与主机之间的高速缓冲存储器和/或半导体存储器件50与主机之间的缓冲存储器中的至少一种。

处理单元1220可以控制控制器1200的操作。主机接口1230可以包括用于在主机与控制器1200之间交换数据的协议。例如，控制器1200可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强小型盘接口(ESDI)协议、集成驱动电路(IDE)协议、私有协议等的各种协议中的至少一种与主机通信。

存储器接口1240可以与半导体存储器件50接口。例如，存储器接口可以包括与非(NAND)闪存接口或或非(NOR)闪存接口。

存储系统1000还可以包括错误校正块1250。错误校正块1250可以通过使用错误校正码(ECC)来检测并校正从半导体存储器件50读取的数据中的错误。

控制器1200和半导体存储器件50可以被集成至一个半导体存储器件中。例如，控制器1200和半导体存储器件50可以被集成至单个半导体存储器件中以形成存储卡，诸如，PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用快闪储存设备(UFS)等。

在另一个示例中，控制器1200和半导体存储器件50可以被集成作为固态驱动器(SSD)。SSD可以包括用于将数据储存在半导体存储器中的储存设备。当存储系统1000用作SSD时，可以显著地改善耦接至存储系统1000的主机的操作速度。

在另一个示例中，存储系统1000可以用作诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数字相机、三维电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、用于在无线环境中收发信息的设备、用于家庭网络 的设备、用于计算机网络的设备、用于远程信息处理网络的设备、RFID设备、用于计算系统的其他设备等的各种电子设备的若干元件中的一种。

根据实施例，半导体存储器件50或存储系统1000可以使用各种类型的封装体来安装。例如，可以使用诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形(TSOP)、系统内封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级处理层叠封装(WSP)等的封装体来安装半导体存储器件50和存储系统1000。

图17是图示在图16中所示的存储系统1000的应用示例(存储系统2000)的框图。

参照图17，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括半导体存储芯片。半导体存储芯片可以被分组。

图17图示了通过单个公共通道与控制器2200通信的组。每个半导体存储芯片可以以与以上参照图1描述的半导体存储器件50基本上相同的方式来配置和操作。

每个组可以通过单个公共通道与控制器2200通信。控制器2200可以以与参照图16描述的控制器1200相同的方式来配置，并且被配置为控制半导体存储器件2100的多个存储芯片。

如图17中所示，多个半导体存储芯片可以耦接至单个通道。然而，可以修改存储系统2000使得单个半导体存储芯片可以耦接至单个通道。

图18是图示具有以上参照图17描述的存储系统2000的计算系统3000的框图。

参照图18，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。

存储系统2000可以通过系统总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过中央处理单元3100处理的数据可以被储存在存储系统2000中。

在图18中，半导体存储器件2100可以通过控制器2200耦接至系统总线3500。然而，半导体存储器件2100可以直接连接至系统总线3500。中央处理单元3100和RAM3200可以执行控制器2200的功能。

如图18中所示，可以提供参照图17所描述的存储系统2000。然而，存储系统2000可以由图16中所示的存储系统1000代替。在一些实施例中，计算系统3000可以包括以上分别参照图16和图17描述的存储系统1000和2000二者。

根据实施例，可以在正常存储单元被编程的同时编程虚设存储单元。因此，不需要执行单独的对虚设存储单元的编程操作。因此，可以改善半导体存储器件的性能。

根据实施例，提供了一种具有改进性能的半导体存储器件及其操作方法。