升压电压发生器及电压发生器的制作方法

技术领域

本公开涉及一种存储装置，并且更具体地涉及一种电阻式存储装置的升压电压发生器、包括该升压电压发生器的电压发生器和包括该升压电压发生器的电阻式存储装置。

背景技术：

随着半导体技术的发展，包括非易失性存储装置的存储装置的存储单元的尺寸已经减小并且存储单元的密度已经增大。随着这种密度的增大和尺寸的减小，诸如电源电压的外部电源电压也已经降低。然而，即使当电源电压降低时，高于电源电压的电压也通常被供应到存储装置的电路、位线和字线。因此，当电源电压相当低时，经常使用产生比电源电压高的电压的高电压发生器。

技术实现要素：

一些示例实施例可以提供一种在不使用反馈路径的情况下能够稳定地产生升压电压的升压电压发生器。

一些示例实施例可以提供一种包括升压电压发生器的电压发生器。

一些示例实施例可以提供一种包括升压电压发生器的电阻式存储装置。

根据示例实施例，电阻式存储装置的升压电压发生器包括差分电压发生器、第一充电电路、第二充电电路和开关电路。差分电压发生器基于参考电压和电源电压向第一节点产生差分电压。第一充电电路连接在第一节点和地电压之间并且响应于第一脉冲信号在第一阶段期间将差分电压充入第一充电电路中。第二充电电路连接在第一节点和地电压之间，并且响应于具有与第一脉冲信号相反的相位的第二脉冲信号在第二阶段期间将差分电压充入第二充电电路中。开关电路与第一充电电路中的第二节点、第二充电电路中的第三节点以及输出节点连接。开关电路在第一阶段和第二阶段中的每个阶段期间将追赶目标电平的升压电压提供到输出节点。

在示例实施例中，差分电压发生器可以包括运算放大器、第一电阻器和第二电阻器。运算放大器可以具有第一输入端、第二输入端和连接到第一节点的输出端。第一电阻器可以连接到第一输入端。第二电阻器可以连接到第一输入端和输出端。电源电压可以通过第一电阻器被施加到第一输入端，参考电压可以被施加到第二输入端。

第一电阻器的第一电阻可以与第二电阻器的第二电阻相同，差分电压可以对应于2×VREF-VDDC，这里VREF表示参考电压，VDDC表示电源电压。

在示例实施例中，第一充电电路可以包括第一n沟道金属氧化物半导体(NMOS)晶体管、金属氧化物半导体(MOS)电容器、p沟道金属氧化物半导体(PMOS)晶体管和第二NMOS晶体管。第一NMOS晶体管可以具有连接到第一节点的漏极、接收第一脉冲信号的栅极和连接到第二节点的源极。MOS电容器可以具有连接到第二节点的栅极以及彼此连接的源极和漏极。PMOS晶体管可以具有连接到电源电压的源极、接收第一脉冲信号的栅极和连接到与MOS电容器连接的第四节点的漏极。第二NMOS晶体管可以具有连接到第四节点的漏极、接收第一脉冲信号的栅极和连接到地电压的源极。

在当第一脉冲信号具有第一逻辑电平时的第一阶段期间，第一充电电路可以通过提供从第一节点到地电压的电流路径来将差分电压充入MOS电容器。在当第一脉冲信号具有与第一逻辑电平相反的第二逻辑电平时的第二阶段期间，第一充电电路可以充有与2×VREF(这里VREF表示参考电压)对应的电压。

在第二阶段期间，开关电路可以将第二节点的电压作为升压电压提供到输出节点。

在示例实施例中，第二充电电路可以包括第一NMOS晶体管、MOS电容器、PMOS晶体管和第二NMOS晶体管。第一NMOS晶体管可以具有连接到第一节点的漏极、接收第二脉冲信号的栅极和连接到第三节点的源极。MOS电容器可以具有连接到第三节点的栅极以及彼此连接的源极和漏极。PMOS晶体管可以具有连接到电源电压的源极、接收第二脉冲信号的栅极和连接到第五节点的漏极，第五节点与MOS电容器连接。第二NMOS晶体管可以具有连接到第五节点的漏极、接收第二脉冲信号的栅极和连接到地电压的源极。

在当第二脉冲信号具有第一逻辑电平时的第二阶段期间，第二充电电路可以通过提供从第一节点到地电压的电流路径来将差分电压充入MOS电容器。在当第二脉冲信号具有与第一逻辑电平相反的第二逻辑电平时的第一阶段期间，第二充电电路可以充有与2×VREF(这里VREF表示参考电压)对应的电压。

在第一阶段期间，开关电路可以将第三节点的电压作为升压电压提供到输出节点。

在示例实施例中，开关电路可以包括第一PMOS晶体管和第二PMOS晶体管。第一PMOS晶体管可以具有连接到第二节点的源极、连接到输出节点的漏极和连接到第三节点的栅极。第二PMOS晶体管可以具有连接到第三节点的源极、连接到输出节点的漏极和连接到第二节点的栅极。

在第一阶段期间，开关电路可以通过第二PMOS晶体管将第三节点的电压作为升压电压提供到输出节点，在第二阶段期间，开关电路可以通过第一PMOS晶体管将第二节点的电压作为升压电压提供到输出节点。

在示例实施例中，升压电压发生器还可以包括MOS电容器。MOS电容器可以具有连接到输出节点的栅极以及彼此连接的源极和漏极。

在示例实施例中，当第一阶段和第二阶段交替地重复时，升压电压可以从低于目标电平的电压电平收敛于目标电平。

根据示例实施例，一种电阻式存储装置的电压发生器包括脉冲发生器、参考电压发生器和升压电压发生器。脉冲发生器基于时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有相对于彼此180度的相位差。参考电压发生器基于调整信号产生具有电压电平的参考电压。升压电压发生器基于第一脉冲信号、第二脉冲信号、参考电压和电源电压产生追赶目标电平的升压电压。升压电压发生器包括差分电压发生器、第一充电电路、第二充点电路和开关电路。差分电压发生器基于参考电压和电源电压产生差分电压到第一节点。第一充电电路连接在第一节点与地电压之间，并且响应于第一脉冲信号在第一阶段期间将差分电压充入第一充电电路。第二充电电路连接在第一节点与地电压之间，并且响应于第二脉冲信号在第二阶段期间将差分电压充入第二充电电路。开关电路与第一充电电路中的第二节点、第二充电电路中的第三节点以及输出节点连接。在第一阶段和第二阶段中的每个阶段期间，开关电路将升压电压提供到输出节点。

在示例实施例中，差分电压发生器可以输出对应于2×VREF-VDDC(这里VREF表示参考电压并且VDDC表示电源电压)的电压。目标电平可以对应于2×VREF。调整信号可以包括多个位，参考电压发生器可以被构造为根据调整信号的位值产生具有多个电压电平的参考电压。

在示例实施例中，在当第一脉冲信号具有第一逻辑电平时的第一阶段期间，第一充电电路可以通过提供从第一节点至地电压的第一电流路径来将差分电压充入第一充电电路中的第一金属氧化物半导体(MOS)电容器。在当第一脉冲信号具有与第一逻辑电平相反的第二逻辑电平时的第二阶段期间，第一充电电路可以充有对应于2×VREF(这里VREF表示参考电压)的电压。

在当第二脉冲信号具有第一逻辑电平时的第二阶段期间，第二充电电路可以通过提供从第一节点至地电压的第二电流路径来将差分电压充入第二充电电路中的第二MOS电容器。在当第二脉冲信号具有第二逻辑电平时的第一阶段期间，第二充电电路可以充有对应于2×VREF的电压。

根据示例实施例，电阻式存储装置包括存储单元阵列、电压发生器、行解码器和控制逻辑电路。存储单元阵列包括多个电阻式存储单元。电压发生器基于控制信号产生字线电压。行解码器基于地址信号将字线电压提供到存储单元阵列。控制逻辑电路产生用于控制电压发生器的控制信号。电压发生器包括升压电压发生器。升压电压发生器基于第一脉冲信号、第二脉冲信号、参考电压和电源电压产生追赶目标电平的升压电压。字线电压包括升压电压。行解码器将升压电压提供到与存储单元阵列连接的字线中的所选择的字线。

在示例实施例中，升压电压发生器可以包括差分电压发生器、第一充电电路、第二充电电路和开关电路。差分电压发生器基于参考电压和电源电压产生差分电压到第一节点。第一充电电路连接在第一节点和地电压之间并且响应于第一脉冲信号在第一阶段期间将差分电压充入第一充电电路。第二充电电路连接在第一节点和地电压之间，并且响应于第二脉冲信号在第二阶段期间将差分电压充入第二充电电路。开关电路连接到第一充电电路中的第二节点、第二充电电路中的第三节点以及输出节点。在第一阶段和第二阶段中的每个阶段期间，开关电路将升压电压提供到输出节点。存储单元阵列可以包括竖直形成在基底上的多个存储块。

根据示例实施例，升压电压发生器包括：差分电压发生器，构造为基于参考电压在第一节点处产生第一电压；第一电路，包括具有连接到第二节点的第一端的第一电容器，第一电路被构造为响应于第一脉冲信号对第二节点充电至第一电压并且将第二节点的第一电压升高；第二电路，包括具有连接到第三节点的第一端的第二电容器，第二电路被构造为响应于具有与第一脉冲信号相反的相位的第二脉冲信号来对第三节点充电至第一电压并且将第三节点的第一电压升高；以及开关电路，与第一电路的第二节点、第二电路的第三节点连接，开关电路被构造为将升压电压提供到输出节点。

因此，升压电压发生器可以在不使用反馈电路的情况下通过使用固定的参考电压来产生追赶目标电平的升压电压。因此，升压电压发生器可以稳定地操作并且可以简化电路构造。

附图说明

根据下面结合附图的详细描述将更加清楚地理解说明性的、非限制性的示例实施例。

图1是示出根据示例实施例的电子系统的框图。

图2是示出根据示例实施例的图1中的存储系统的示例的框图。

图3是示出根据示例实施例的图2中的电阻式存储装置的示例的框图。

图4A至图4D是根据示例实施例的图3中的电阻式存储单元的示例的电路图。

图5示出根据示例实施例的图3的电阻式存储装置中的第一存储体(bank)阵列的示例。

图6是示出根据示例实施例的图5中的电阻式存储单元(称为STT-MRAM单元)的立体图。

图7A和图7B是根据写入图6的MTJ元件的数据解释磁化方向的框图。

图8是根据示例实施例的用于解释图6的STT-MRAM单元的写入操作的框图。

图9A和图9B是示出根据示例实施例的图6的STT-MRAM单元中的MTJ的框图。

图10是示出根据示例实施例的图6中的STT-MRAM单元中的MTJ元件的框图。

图11A和图11B是示出根据示例实施例的图6中的STT-MRAM单元中的双MTJ的框图。

图12是示出根据示例实施例的图3的电阻式存储装置中的电压发生器的框图。

图13是示出根据示例实施例的图12中的升压电压发生器的示例的电路图。

图14示出图13的升压电压发生器在第一阶段中的操作。

图15示出图13的升压电压发生器在第二阶段中的操作。

图16示出当第一阶段和第二阶段交替重复时图13的升压电压发生器的各种电压。

图17示出图3的包括图13的升压电压发生器的电阻式存储装置中的各种信号。

图18示出根据示例实施例的电阻式存储装置的布局。

图19示出根据示例实施例的图18中的存储体阵列的布局。

图20是示出根据示例实施例的电阻式存储装置的框图。

图21是示出根据示例实施例的图20中的子字线驱动器的示例的电路图。

图22是示出根据示例实施例的图20的电阻式存储装置中的字线的操作的时序图。

图23是示意性示出图3中的存储单元阵列的三维结构的透视图。

图24是形成在图23中的一个层处的电阻式存储单元的剖视图。

图25是根据示例实施例的图23中的存储单元阵列的剖视图。

图26是示意性示出根据示例实施例的图23中的存储单元阵列的电路图。

图27是示出根据示例实施例的具有三维层堆叠结构的电阻式存储装置的透视图。

图28是示出根据示例实施例的包括电阻式存储装置的计算系统的框图。

图29是示出根据示例实施例的包括电阻式存储装置的计算系统的框图。

具体实施方式

在下文中将参照示出一些示例实施例的附图来更充分地描述各种示例实施例。然而，本公开可以以许多不同形式实施并且不应该解释为限制于在这里阐述的示例实施例。这些示例实施例仅是示例，并且许多实施和变形是可能的，而不需要在这里提供的细节。还应该强调的是，本公开提供可选择的示例的细节，而这些可选择的列表不是详尽的。此外，各个示例之间的细节的任何一致性不应该解释为需要此细节，不可能列出在这里描述的每个特征的每种可能的变形。在确定本公开的要求时应该参考权利要求的语言。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。同样的标记始终表示同样的元件。

将理解的是，尽管可以在这里使用术语第一、第二、第三等来描述各种元件，但是这些元件不应该受这些术语限制。除非上下文另有指示，否则这些术语仅用来将一个元件与另一个区分开，例如作为命名约定。因此，在不脱离本公开的教导的情况下，下面论及的第一元件可以被称为第二元件。如在这里使用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。

将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接到或结合到所述另一元件或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件或者“接触”另一元件时，不存在中间元件。应以同样的方式解释用来描述元件之间的关系的其他词语(例如，“在……之间”相对于“直接在……之间”，“相邻”相对于“直接相邻”等)。

在这里使用的术语仅用于描述具体示例实施例的目的而非意图限制本公开。如在这里使用的，除非上下文另有明确指示，否则单数形式“一个”、“一种”和“该”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包括”及其变型时，表明存在陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的含义相同的含义。还将理解的是，除非在这里明确如此限定，否则诸如在通用字典中限定的术语应该被解释为具有与它们在相关领域的背景下的含义相一致的含义，并且将不会以理想化的或过于正式的含义来解释。

图1是示出根据示例实施例的电子系统的框图。

参照图1，电子系统10可以包括主机15和存储系统20。存储系统20可以包括存储控制器100和多个电阻式存储装置200a～200k。在下文中，在示例实施例中，多个电阻式存储装置200a～200k可以选择性地成为例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、NAND闪存、NOR闪存、移动DRAM等的其他类型存储装置。

主机15可以通过诸如外设组件互联(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接的SCSI(SAS)的各种接口协议与存储系统20通信。另外，主机15还可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)或集成驱动电路(IDE)的接口协议来与存储系统20通信。

存储控制器100可以控制存储系统20的整体操作。存储控制器100可以控制主机15与多个电阻式存储装置200a～200k之间的整体数据交换。例如，存储控制器100可以响应于来自主机15的请求将数据写入多个电阻式存储装置200a～200k中或从多个电阻式存储装置200a～200k读取数据。

另外，存储控制器100可以对多个电阻式存储装置200a～200k发出操作指令以控制多个电阻式存储装置200a～200k。

在一些实施例中，多个电阻式存储装置200a～200k中的每个可以是包括电阻式存储单元的存储装置(例如磁性随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)和铁电随机存取存储器(FRAM)等)。

MRAM是基于磁阻的非易失性计算机存储器。MRAM在许多方面不同于易失性RAM。因为MRAM是非易失性的，所以即使电源被关闭时，MRAM也可以保留所有存储的数据。

尽管非易失性RAM通常比易失性RAM慢，但是MRAM具有可与易失性RAM的读响应时间和写响应时间相比的读响应时间和写响应时间。与将数据存储为电荷的传统RAM不同，MRAM通过使用磁阻元件来存储数据。通常，磁阻元件由均具有磁化的两个磁性层制成。

MRAM是通过使用包括两个磁性层和设置在两个磁性层之间的绝缘膜的磁性隧道结图案来读取和写入数据的非易失性存储装置。磁性隧道结图案的电阻值可以根据每个磁性层的磁化方向来改变。MRAM可以通过利用电阻值的变化来对数据编程或删除数据。

利用自旋转移力矩(STT)现象的MRAM使用如下方法，即，当自旋极化电流在一个方向上流动时，磁性层的磁化方向由于电子的自旋转移而改变。一个磁性层(被钉扎层)的磁化方向可以被固定，另一磁性层(自由层)的磁化方向可以根据由编程电流产生的磁场而改变。

编程电流的磁场可以使两个磁性层的磁化方向按平行或反平行布置。在一个实施例中，如果两个磁性层的磁化方向是平行的，则两个磁性层之间的电阻呈低(“0”)状态。如果两个磁性层的磁化方向是反平行的，则两个磁性层之间的电阻呈高(“1”)状态。自由层的磁化方向的切换和两个磁性层之间的电阻的高状态或低状态的切换引起MRAM的写入操作和读取操作。

MRAM可以是低成本并具有高容量(如同动态随机存取存储器(DRAM))的、高速运行(如同静态随机存取存储器(SRAM))的、并且是非易失性(如同闪存)的全方位的存储装置。

图2是示出根据示例实施例的图1中的存储系统的示例的框图。

在图2中，为了方便，仅示出与存储控制器100通信的一个电阻式存储装置200a。然而，在这里所讨论的涉及电阻式存储装置200a的细节可以同样应用于其他电阻式存储装置200b～200k。

参照图2，存储系统20可以包括存储控制器100和电阻式存储装置200a。存储控制器100可以将指令CMD和地址ADDR发送到电阻式存储装置200a。存储控制器100可以与电阻式存储装置200a交换数据DQ。

参照图1和图2，基于来自主机15的请求，存储控制器100可以将数据输入到电阻式存储装置200a或可以将数据从电阻式存储装置200a输出。

图3是示出根据示例实施例的图2中的电阻式存储装置的示例的框图。

参照图3，电阻式存储装置200a可以包括控制逻辑(或也称为控制逻辑电路)210、地址寄存器220、存储体控制逻辑230、列地址锁存器250、行解码器260、列解码器270、存储单元阵列300、感测放大器单元285、输入/输出(I/O)门控电路(或称为I/O门控)290、数据输入/输出(I/O)缓冲器295和电压发生器400。

存储单元阵列300可以包括第一存储体阵列310至第四存储体阵列340。行解码器260可以包括分别结合到第一存储体阵列310至第四存储体阵列340的第一存储体行解码器260a至第四存储体行解码器260d，列解码器270可以包括分别结合到第一存储体阵列310至第四存储体阵列340的第一存储体列解码器270a至第四存储体列解码器270d，感测放大器单元285可以包括分别结合到第一存储体阵列310至第四存储体阵列340的第一存储体感测放大器285a至第四存储体感测放大器285d。第一存储体阵列310至第四存储体阵列340、第一存储体行解码器260a至第四存储体行解码器260d、第一存储体列解码器270a至第四存储体列解码器270d以及第一存储体感测放大器285a至第四存储体感测放大器285d可以形成第一存储体至第四存储体。第一存储体阵列310至第四存储体阵列340中的每个可以包括多个电阻式存储单元RMC，并且每个电阻式存储单元RMC结合到对应的字线和对应的位线。尽管电阻式存储装置200a在图3中示出为包括四个存储体，但是电阻式存储装置200a可以包括任何数目的存储体。在一些实施例中，不同的存储体以及行解码器和列解码器可以形成在单一半导体芯片(例如，由晶圆形成的裸片)上。在其他实施例中，不同的存储体、行解码器和列解码器的每个组(或组的不同的集合)可以形成在诸如半导体芯片的堆叠件的多个各自不同的半导体芯片上。

地址寄存器220可以接收来自存储控制器100的包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以将接收到的存储体地址BANK_ADDR提供到存储体控制逻辑230，可以将接收到的行地址ROW_ADDR提供到行解码器260，并且可以将接收到的列地址COL_ADDR提供到列地址锁存器250。

存储体控制逻辑230可以响应于存储体地址BANK_ADDR产生存储体控制信号。第一存储体行解码器260a至第四存储体行解码器260d中的与存储体地址BANK_ADDR对应的一个存储体行解码器可以响应于存储体控制信号而被激活，第一存储体列解码器270a至第四存储体列解码器270d中的与存储体地址BANK_ADDR对应的一个存储体列解码器可以响应于存储体控制信号而被激活。

行地址多路复用器(未示出)可以接收来自地址寄存器220的行地址ROW_ADDR，并且可以接收来自刷新计数器(未示出)的刷新行地址。行地址多路复用器可以将行地址ROW_ADDR或刷新行地址选择性地输出为行地址。从行地址多路复用器输出的行地址可以被施加到第一存储体行解码器260a至第四存储体行解码器260d。

第一存储体行解码器260a至第四存储体行解码器260d中被激活的一个存储体行解码器可以对从行地址多路复用器240输出的行地址进行解码，并且可以激活与行地址对应的字线。例如，激活的存储体行解码器可以将字线驱动电压施加到与行地址对应的字线。

列地址锁存器250可以接收来自地址寄存器220的列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可以产生从接收到的列地址COL_ADDR增加的列地址COL_ADDR’。列地址锁存器250可以将临时存储的或产生的列地址施加到第一存储体列解码器270a至第四存储体列解码器270d。

第一存储体列解码器270a至第四存储体列解码器270d中被激活的一个存储体列解码器可以对从列地址锁存器250输出的列地址COL_ADDR’进行解码，并且可以控制输入/输出门控电路290以输出与列地址COL_ADDR’对应的数据。

I/O门控电路290可以包括用于门控输入/输出数据的电路。I/O门控电路290还可以包括用于存储从第一存储体阵列310至第四存储体阵列340输出的数据的读取数据锁存器，以及用于将数据写入第一存储体阵列310至第四存储体阵列340的写入驱动器。

将从第一存储体阵列310至第四存储体阵列340中的一个存储体阵列读取的数据可以由与数据将从其中被读取的所述一个存储体阵列结合的感测放大器感测，并且可以被存储在读取数据锁存器中。读取数据锁存器中存储的数据DQ可以通过数据I/O缓冲器295提供到存储控制器100。将被写入第一存储体阵列310至第四存储体阵列340中的一个存储体阵列中的数据DQ可以从存储控制器100提供到数据I/O缓冲器295。写入驱动器可以将数据DQ写入第一存储体阵列310至第四存储体阵列340中的一个存储体阵列中。

控制逻辑210可以控制电阻式存储装置200a的操作。例如，控制逻辑210可以产生用于电阻式存储装置200a的控制信号，以执行写入操作或读取操作。控制逻辑210可以包括例如对从存储控制器100接收的指令CMD进行解码的指令解码器211和设置电阻式存储装置200a的操作模式的模式寄存器212。模式寄存器212可以通过模式寄存器配置(MRS)指令编程。模式寄存器212可以根据被编程的操作模式来产生模式信号。

例如，指令解码器211可以通过对写入使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS)等进行解码来产生与指令CMD对应的控制信号。控制逻辑210可以将控制信号CTL提供到电压发生器400以控制电压发生器400的操作，使得电压发生器400将字线电压VWL提供到行解码器260。

电压发生器400可以响应于控制信号CTL产生字线电压VWL并且可以将字线电压VWL提供到行解码器260。行解码器260可以将字线电压VWL中的一些提供到选择的字线以驱动所选择的字线。

图4A至图4D是根据示例实施例的图3中的电阻式存储单元的示例的电路图。

图4A示出没有选择元件的电阻式存储单元，而图4B至图4D示出均包括选择元件的电阻式存储单元。

参照图4A，电阻式存储单元RMC可以包括连接到位线BL和字线WL的电阻元件RE。具有无选择元件的结构的此电阻式存储单元可以通过施加在位线BL与字线WL之间的电压来存储数据。

参照图4B，电阻式存储单元RMC可以包括电阻元件RE和二极管D。电阻元件RE可以包括用于数据存储的电阻材料。二极管D可以包括根据字线WL和位线BL的偏置将电流供应到电阻元件R或切断到电阻元件R的电流供应的选择元件(或开关元件)。二极管D可以结合在电阻元件RE与字线WL之间，电阻元件RE可以结合在位线BL与二极管D之间。二极管D和电阻元件RE的位置可以是可互换的。二极管D可以通过字线电压导通或截止。因此，电阻式存储单元可以在恒定电平的电压或较高的电压被供应到未选择的字线WL的情况下不被驱动。

参照图4C，电阻式存储单元RMC可以包括电阻元件RE和双向二极管BD。电阻元件RE可以包括用于数据存储的电阻材料。双向二极管BD可以结合在电阻元件RE与字线WL之间，电阻元件RE可以结合在位线BL与双向二极管BD之间。双向二极管BD和电阻元件RE的位置可以是可互换的。双向二极管BD可以阻挡流向未选择的电阻式存储单元的漏电流。

参照图4D，电阻式存储单元RMC可以包括电阻元件RE和晶体管CT。晶体管CT可以是根据字线WL的电压将电流供应到电阻元件RE或切断到电阻元件RE的电流供应的选择元件(或开关元件)。晶体管CT可以结合在电阻元件RE与字线WL之间，电阻元件RE可以结合在位线BL与晶体管CT之间。晶体管CT和电阻元件RE的位置可以是可互换的。可以根据由字线WL驱动的晶体管CT是否被导通或截止来选择或不选择电阻式存储单元。

图5示出根据示例实施例的图3的电阻式存储装置中的第一存储体阵列的示例。

参照图5，第一存储体阵列310可以包括多条字线WL0至WLn(其中n是等于或大于1的自然数)、多条位线BL0至BLm(其中m是等于或大于1的自然数)、多条源极线SL0至SLn以及设置在字线WL0至WLn与位线BL0至BLm之间的相交处的多个电阻式存储单元30。每个电阻式存储单元30可以是STT-MRAM单元。电阻式存储单元30可以包括具有磁性材料的MTJ元件40。

每个电阻式存储单元30可以包括单元晶体管CT和MTJ元件40。在一个存储单元30中，单元晶体管CT的漏极(第一电极)可以连接到MTJ元件40的被钉扎层43。MTJ元件40的自由层41可以连接到位线BL0，单元晶体管CT的源极(第二电极)可以连接到源极线SL0。单元晶体管CT的栅极可以连接到字线WL0。

MTJ元件40可以由电阻装置替代，所述电阻装置为例如使用相变材料的相变随机存取存储器(PRAM)、使用诸如复合金属氧化物的可变电阻材料的电阻随机存取存储器(RRAM)、或使用铁磁材料的磁性随机存取存储器(MRAM)。形成电阻装置的材料具有根据电流或电压的大小和/或方向而改变的电阻值，并且是非易失性的，因此即使当切断电流或电压时也可以维持电阻值。

字线WL0可以通过行解码器260a启用，并且可以连接到驱动字线选择电压的字线驱动单元WDU。字线选择电压激活字线WL0以通过子字线驱动器SWD读取或写入MTJ元件40的逻辑状态。

源极线SL0连接到源极线电压发生器294。源极线电压发生器294可以接收并解码地址信号和读/写信号，并且可以在所选择的源极线SL0中产生源极线选择信号。地参考电压可以被供应到未选择的源极线SL1至SLn。

位线BL0连接到由列选择信号CSL0至CSLn驱动的列选择电路292。列解码器270a基于列地址COL_ADDR选择列选择信号CSL0至CSLn。例如，所选择的列选择信号CSL0将列选择电路292中的列选择晶体管导通，并选择位线BL0。MTJ元件40的逻辑状态通过感测放大器285a由位线BL0读取。可选择地，通过写入驱动器291施加的写入电流被传输到所选择的位线BL0并被写入MTJ元件40。

图6是示出根据示例实施例的图5中的电阻式存储单元(称为STT-MRAM单元)的立体图。

参照图6，STT-MRAM单元30可以包括MTJ元件40和单元晶体管CT。单元晶体管CT的栅极连接到字线(例如，字线WL0)，单元晶体管CT的一个电极通过MTJ元件40连接到位线(例如，位线BL0)。另外，单元晶体管CT的另一电极连接到源极线(例如，源极线SL0)。

MTJ元件40可以包括自由层41、被钉扎层43和设置在自由层41与被钉扎层43之间的势垒层42。被钉扎层43的磁化方向可以被固定，自由层41的磁化方向可以根据写入的数据而与被钉扎层43的磁化方向平行或反平行。为了固定被钉扎层43的磁化方向，例如，还可以设置反铁磁层(未示出)。

为了执行STT-MRAM单元30的写入操作，将逻辑高电压施加到字线WL0以使单元晶体管CT导通。将编程电流(即，写入电流)施加到位线BL0和源极线SL0。写入电流的方向由MTJ元件40的逻辑状态确定。

为了执行STT-MRAM单元30的读取操作，将高电压施加到字线WL0以使单元晶体管CT导通，将读取电流供应到位线BL0和源极线SL0。因此，在MTJ元件40的两个端部产生电压，所述电压由感测放大器285a检测，并且将所述电压与参考电压进行比较以确定MTJ元件40的逻辑状态。因此，可以检测存储在MTJ元件40中的数据。

图7A和图7B是根据写入到图6的MTJ元件的数据解释磁化方向的框图。

MTJ元件40的电阻值可以根据自由层41的磁化方向而改变。当读取电流IR流过MTJ元件40时，根据MTJ元件40的电阻值来输出数据电压。因为读取电流IR比写入电流小很多，所以自由层41的磁化方向不会因读取电流IR改变。

参照图7A，MTJ元件40的自由层41的磁化方向和被钉扎层43的磁化方向是平行的。因此，MTJ元件40可以具有低的电阻值。在这种情况下，MTJ元件40可以读取数据“0”。

参照图7B，MTJ元件40的自由层41的磁化方向和被钉扎层43的磁化方向是反平行的。因此，MTJ元件40可以具有高电阻值。在这种情况下，MTJ元件40可以读取数据“1”。

尽管MTJ元件40的自由层41和被钉扎层43是水平的磁性层，但是本公开不限于此，自由层4和被钉扎层43可以是例如竖直的磁性层。

图8是用于解释根据示例实施例的图6的STT-MRAM单元的写入操作的框图。

参照图8，自由层41的磁化方向可以基于流过MTJ元件40的写入电流IW的方向来确定。例如，当第一写入电流IWC1从自由层41供应到被钉扎层43时，具有与被钉扎层43的自旋方向相同的自旋方向的自由电子对自由层41施加力矩。因此，自由层41可以被磁化为平行于被钉扎层43。

当第二写入电流IWC2从被钉扎层43施加到自由层41时，具有与被钉扎层43的自旋方向相反的自旋方向的电子返回到自由层41并施加力矩。因此，自由层41可以被磁化为反平行于被钉扎层43。即，MTJ元件40的自由层41的磁化方向可以因STT改变。

图9A和图9B是示出根据示例实施例的图6中的STT-MRAM单元中的MTJ的框图。

参照图9A，MTJ元件50可以包括自由层51、隧道层52、被钉扎层53和反铁磁层54。自由层51可以包括具有可变的磁化方向的材料。自由层51的磁化方向可以根据存储单元的外部和/或内部提供的电/磁因素而改变。自由层51可以包括具有例如钴(Co)、铁(Fe)和镍(Ni)中的至少一种的铁磁材料。例如，自由层51可以包括从由FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe Fe₂O₃、MgOFe Fe₂O₃、EuO和Y₃Fe₅O₁₂组成的组中选择的至少一种。

隧道层52(也称为势垒层52)可以具有比自旋扩散距离小的厚度。隧道层52可以包括非磁性材料。例如，隧道层52可以包括从由镁(Mg)、钛(Ti)、铝(Al)、镁锌(MgZn)氧化物、镁硼(MgB)氧化物、Ti氮化物和钒(V)氮化物组成的组中选择的至少一种。

被钉扎层53可以具有由反铁磁层54固定的磁化方向。另外，被钉扎层53可以包括铁磁材料。例如，被钉扎层53可以包括从由CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe Fe₂O₃、MgOFe Fe₂O₃、EuO和Y₃Fe₅O₁₂组成的组中选择的至少一种。

反铁磁层54可以包括反铁磁材料。例如，反铁磁层54可以包括从由PtMn、IrMn、MnO、MnS、MnTe、MnF₂、FeCl₂、FeO、CoCl₂、CoO、NiCl₂、NiO和Cr组成的组中选择的至少一种。

因为MTJ元件50的自由层51和被钉扎层53中的每个可以由铁磁材料形成，所以可以在铁磁材料的边缘处产生漏磁场(stray field)。漏磁场可以减少自由层51的磁阻或增大电阻磁。另外，漏磁场会影响切换特性，从而导致不对称切换。因此，可以使用用于减少或控制在MTJ元件50中的铁磁材料处产生的漏磁场的结构。

参照图9B，MTJ元件60的被钉扎层63可以由合成的反铁磁(SAF)材料形成。被钉扎层63可以包括第一铁磁层63_1、结合层(或称为势垒层)63_2和第二铁磁层63_3。第一铁磁层63_1和第二铁磁层63_3中的每个可以包括从由CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe Fe₂O₃、MgOFe Fe₂O₃、EuO和Y₃Fe₅O₁₂组成的组中选择的至少一种。在这种情况下，第一铁磁层63_1的磁化方向和第二铁磁层63_3的磁化方向彼此不同，并且是固定的。结合层63_2可以包括例如钌(Ru)。

图10是示出根据示例实施例的图6中的STT-MRAM单元中的MTJ元件的框图。

参照图10，MTJ元件70的磁化方向是竖直的并且电流的移动方向和易磁化轴彼此基本平行。MTJ元件70包括自由层71、隧道层72和被钉扎层73。当自由层71的磁化方向和被钉扎层73的磁化方向彼此平行时电阻值小，当自由层71的磁化方向和被钉扎层73的磁化方向彼此反平行时电阻值大。可以根据电阻值将数据存储在MTJ元件70中。

为了实现具有竖直磁化方向的MTJ元件70，自由层71和被钉扎层73中的每个可以由具有高的磁各向异性能的材料形成。具有高的磁各向异性能的材料的示例包括非晶稀土元素合金、诸如(Co/Pt)n或(Fe/Pt)n的多层薄膜以及具有L10晶体结构的有序晶格材料。例如，自由层71可以由有序合金形成，并且可以包括从由Fe、Co、Ni、钯(Pa)和铂(Pt)组成的组中选择的至少一种。可选择地，自由层71可以包括从由Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金和Co-Ni-Pt合金组成的组中选择的至少一种。按照定量化学这些合金可以是例如Fe₅₀Pt₅₀、Fe₅₀Pd₅₀、Co₅₀Pd₅₀、Co₅₀Pt₅₀、Fe₃₀Ni₂₀Pt₅₀、Co₃₀Fe₂₀Pt₅₀或Co₃₀Ni₂₀Pt₅₀。

被钉扎层73可以由有序合金形成，并且可以包括从由Fe、Co、Ni、Pa和Pt组成的组中选择的至少一种。例如，被钉扎层73可以包括从由Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金和Co-Ni-Pt合金组成的组中选择的至少一种。按照定量化学这些合金可以是例如Fe₅₀Pt₅₀、Fe₅₀Pd₅₀、Co₅₀Pd₅₀、Co₅₀Pt₅₀、Fe₃₀Ni₂₀Pt₅₀、Co₃₀Fe₂₀Pt₅₀或Co₃₀Ni₂₀Pt₅₀。

图11A和图11B是示出根据示例实施例的图6中的STT-MRAM单元中的双MTJ的框图。

构造双MTJ，使得隧道层和被钉扎层设置在自由层的两端。

参照图11A，具有水平磁化方向的双MTJ元件80可以包括第一被钉扎层81、第一隧道层(势垒层)82、自由层83、第二隧道层(势垒层)84和第二被钉扎层85。第一被钉扎层81和第二被钉扎层85的材料与图9A的被钉扎层53的材料相似，第一隧道层82和第二隧道层84的材料与图9A的隧道层52的材料相似，自由层83的材料与图9A的自由层51的材料相似。

当第一被钉扎层81的磁化方向和第二被钉扎层85的磁化方向被固定为相反方向时，第一被钉扎层81和第二被钉扎层85的磁力基本平衡。因此，双MTJ元件80可以通过使用比一般MTJ元件小的电流来执行写入操作。

因为双MTJ元件80由于第二隧道层84而在读取操作期间提供较高的电阻，所以可以获得精确的数据值。

参照图11B，具有竖直磁化方向的双MTJ元件90包括第一被钉扎层91、第一隧道层(势垒层)92、自由层93、第二隧道层(势垒层)94和第二被钉扎层95。第一被钉扎层91和第二被钉扎层95的材料与图10的被钉扎层73的材料相似，第一隧道层92和第二隧道层94的材料与图10的隧道层72的材料相似，自由层93的材料与图10的自由层71的材料相似。

在这种情况下，当第一被钉扎层91的磁化方向和第二被钉扎层95的磁化方向被固定为相反方向时，第一被钉扎层91和第二被钉扎层95的磁力基本平衡。因此，双MTJ元件90可以通过使用比一般MTJ元件小的电流来执行写入操作。

图12是示出根据示例实施例的图3的电阻式存储装置中的电压发生器的框图。

参照图12，电压发生器400可以包括升压电压发生器410、负电压发生器480、参考电压发生器490和脉冲发生器495。

脉冲发生器495可以基于时钟信号CLK0和CLK1中的至少一个来产生第一脉冲信号P1和第二脉冲信号P2。第一脉冲信号P1和第二脉冲信号P2可以具有相对于彼此180度的相位差。

参考电压发生器490可以基于调整信号(trim signal)TRIM产生具有电平的参考电压VREF。调整信号TRIM包括多个位，参考电压VREF的电平可以基于调整信号TRIM的位的值来确定。

升压电压发生器410可以基于第一脉冲信号P1、第二脉冲信号P2、参考电压VREF和电源电压VDDC来产生追赶目标电平的升压电压VPP。当电压发生器400开始操作时，电源电压VDDC的电平逐渐增大。当电源电压VDDC的电平逐渐增大时，升压电压发生器410可以产生增大到目标电平的升压电压VPP。

负电压发生器480可以产生负电压VBB。将升压电压VPP和负电压VBB提供到子字线驱动器SWD，子字线驱动器SWD可以用升压电压VPP的电平激活相应的字线或者可以用负电压VBB的电平使相应的字线去激活。

尽管在图12中，参考电压发生器490和脉冲发生器495没有包括在升压电压发生器410中，但是在一些示例实施例中，升压电压发生器410可以在其中包括参考电压发生器490和脉冲发生器495。

另外，图3中的控制信号CTL可以包括时钟信号CLK0和CLK1以及调整信号TRIM。时钟信号CLK0可以在电源电压VDDC的电平是不稳定的待机模式下被提供到脉冲发生器495，时钟信号CLK1可以在电源电压VDDC的电平是稳定的操作模式下被提供到脉冲发生器495。例如，脉冲发生器495在待机模式下基于时钟信号CLK0产生第一脉冲信号P1和第二脉冲信号P2并且在操作模式下基于时钟信号CLK1产生第一脉冲信号P1和第二脉冲信号P2。

图13是示出根据示例实施例的图12中的升压电压发生器的示例的电路图。

参照图13，升压电压发生器410可以包括差分电压发生器420、第一充电电路430、第二充电电路440、开关电路450和金属氧化物半导体(MOS)电容器460。

差分电压发生器420可以基于参考电压VREF和电源电压VDDC在第一节点N1处产生差分电压VDO。

差分电压发生器420可以包括运算放大器421、第一电阻器R1和第二电阻器R2。运算放大器421具有连接到第一电阻器R1的第一输入端、第二输入端和输出端。第一输入端通过第一电阻器R1接收电源电压VDDC。第二输入端接收参考电压VREF，输出端连接到第一节点N1。第二电阻器R2连接到第一输入端和输出端。第一电阻器R1和第二电阻器R2可以具有相同的电阻R。例如，差分电压VDO可以对应于2×VREF-VDDC。

第一充电电路430连接在第一节点N1和地电压GND之间，第一充电电路430可以在第一阶段期间在其中充入差分电压VDO。

第一充电电路430可以包括n沟道金属氧化物半导体(NMOS)晶体管431、MOS电容器433、具有p沟道金属氧化物半导体(PMOS)晶体管435和NMOS晶体管436的反相器434。

NMOS晶体管431具有结合到第一节点N1的漏极、接收第一脉冲信号P1的栅极和结合到第二节点N2的源极。MOS电容器433具有结合到第二节点N2的栅极、彼此结合的源极和漏极。在反相器434中，PMOS晶体管435具有结合到电源电压VDDC的源极、接收第一脉冲信号P1的栅极和结合到第四节点N4的漏极，NMOS晶体管436具有结合到第四节点N4的漏极、接收第一脉冲信号P1的栅极和结合到地电压GND的源极。第二充电电路440连接在第一节点N1与地电压GND之间，第二充电电路440可以在第二阶段PH2期间在其中充入差分电压VDO。

第二充电电路440可以包括NMOS晶体管441、MOS电容器443、具有PMOS晶体管445和NMOS晶体管446的反相器444。

NMOS晶体管441具有结合到第一节点N1的漏极、接收第二脉冲信号P2的栅极和结合到第三节点N3的源极。MOS电容器443具有结合到第三节点N3的栅极、彼此结合的源极和漏极。在反相器444中，PMOS晶体管445具有结合到电源电压VDDC的源极、接收第二脉冲信号P2的栅极和结合到第五节点N5的漏极，NMOS晶体管446具有结合到第五节点N5的漏极、接收第二脉冲信号P2的栅极和结合到地电压GND的源极。开关电路450连接到第二节点N2、第三节点N3和输出节点N6，并且在第一阶段和第二阶段中每个阶段中提供追赶目标电平的升压电压VPP。

开关电路450可以包括PMOS晶体管451和453。PMOS晶体管451具有结合到第二节点N2的源极、结合到输出节点N6的漏极和结合到第三节点N3的栅极。PMOS晶体管453具有结合到第三节点N3的源极、结合到输出节点N6的漏极和结合到第二节点N2的栅极。PMOS晶体管451和453可以彼此结合为交叉耦合的锁存器构造。

MOS电容器460可以是具有结合到输出节点N6的栅极以及彼此结合的漏极和源极的NMOS电容器。

在第一阶段PH1期间，第一脉冲信号P1具有第一逻辑电平(逻辑高电平)，第二脉冲信号P2具有第二逻辑电平(逻辑低电平)。在第二阶段PH2期间，第一脉冲信号P1具有第二逻辑电平(逻辑低电平)，第二脉冲信号P2具有第一逻辑电平(逻辑高电平)。第一阶段PH1和第二阶段PH2可以以相同的周期交替重复。

在下文中，第二节点N2至第五节点N5中的每个的电压表示为VN2至VN5。

在示例实施例中，当在第一阶段PH1中第一脉冲信号P1处于高电平时，NMOS晶体管431和436导通并且PMOS晶体管435截止。例如，在第一阶段PH1中，第一充电电路430从第一节点N1至地电压GND接通第一电流路径，在MOS电容器433中充入差分电压VDO。例如，在第二阶段PH2中，第二节点N2的电压VN2可以通过MOS电容器433的电荷耦合效应升高到VDO+VN4。结果，在第一阶段PH1中，第四节点N4放电至地电压GND，第二节点N2充入有差分电压VDO并且还受MOS电容器433的电荷耦合效应影响。

因为第二信号P2在第一阶段PH1中处于低电平，所以NMOS晶体管441和446截止而PMOS晶体管445导通。例如，在第一阶段PH1中，第三节点N3的电压VN3可以通过MOS电容器443的电荷耦合效应升高到VDO+VN5。结果，在第一阶段PH1中，使第五节点N5预充电至电源电压VDDC，第三节点N3升高有2×VREF的电压。

另外，因为在第一阶段PH1中PMOS晶体管453通过第二节点N2的电压导通并且PMOS晶体管451通过第三节点N3的电压截止，所以MOS电容器443中充入的电压被放电到MOS电容器460并且2×VREF的升压电压VPP被提供在输出节点N6处。例如，升压电压VPP的电压电平基于参考电压VREF的电压电平可以是可改变的。

在第一阶段PH1中，开关电路450通过PMOS晶体管453将第三节点N3的电压作为升压电压VPP提供到输出节点N6。

在示例实施例中，当第二脉冲信号P2在第二阶段PH2中处于高电平时，NMOS晶体管441和446导通而PMOS晶体管445截止。例如，在第二阶段PH2中，第二充电电路440从第一节点N1至地电压GND接通第二电流路径并且在MOS电容器443中充入差分电压VDO。例如，在第一阶段PH1中，第三节点N3的电压VN3可以通过MOS电容器443的电荷耦合效应升高到VDO+VN5(第五节点N5的电压)。在第二阶段PH2中，第五节点N5放电至地电压GND，第三节点N3充入有差分电压VDO并且还受MOS电容器443的电荷耦合效应影响。

因为第一信号P1在第二阶段PH2中处于低电平，所以NMOS晶体管431和436截止而PMOS晶体管435导通。在这种情况下，在第二阶段PH2中，第二节点N2的电压可以通过MOS电容器433的电荷耦合效应升高至VDO+VN4(第四节点N4的电压)。结果，在第二阶段PH2中，第四节点N4被预充电至电源电压VDDC，MOS电容器433充入有VDO+VN4(例如，2×VREF)的电压。

另外，因为在第二阶段PH2中PMOS晶体管453通过第二节点N2的电压截止并且PMOS晶体管451通过第三节点N3的电压导通，所以MOS电容器433中充入的电压被放电到MOS电容器460并且在输出节点N6处提供2×VREF的升压电压VPP。例如，升压电压VPP的电压电平基于参考电压VREF的电压电平可以是可变的。

在第二阶段PH2中，开关电路450通过PMOS晶体管451将第二节点N2的电压作为升压电压VPP提供到输出节点N6。

如图13中所示，升压电压发生器410不包括将升压电压VPP提供到差分电压发生器420所经的反馈路径。例如，升压电压发生器410与会在使用反馈路径的升压电压发生器或使用反馈路径的电荷泵中发生的稳定性问题无关。另外，升压电压VPP追赶着2×VREF的目标电平，升压电压VPP可以不受电源电压VDDC的变化影响。因此，升压电压发生器410可以通过简化电路构造来减小占有面积。另外，升压电压发生器410即使处于低的电源电压VDDC也可以在短时间内产生目标升压电压VPP。

图14示出图13的升压电压发生器在第一阶段PH1中的操作。

参照图14，在如参照图13所描述的第一阶段PH1中，第一充电电路430通过从第一节点N1至地电压GND的第一路径PTH11提供了电流路径，以在MOS电容器433中充入差分电压VDO，第二充电电路440通过第二路径PTH12将与电压2×VREF对应的升压电压VPP提供到输出节点N6。

图15示出图13的升压电压发生器在第二阶段PH2中的操作。

参照图15，在如参照图13描述的第二阶段PH2中，第一充电电路430通过第一路径PTH21将与电压2×VREF对应的升压电压VPP提供至输出节点N6，第二充电电路440通过从第一节点N1到地电压GND的第二路径PTH22提供了电流路径，以在MOS电容器443中充入差分电压VDO。

图16示出当第一阶段和第二阶段交替重复时在图13的升压电压发生器的内部节点上的各种电压。

参照图13至图16，当第一阶段PH1和第二阶段PH2交替重复时，第二节点N2的电压VN2和第三节点N3的电压VN3交替地充电和放电，并且升压电压VPP的电平逐渐升到目标电平VPP。还要注意的是，当第一阶段PH1和第二阶段PH2交替重复时，第四节点N4和第五节点N5交替地放电至地电压GND并预充电有电源电压VDDC。例如，电压VN2和电压VN3中的每个可以分别具有VDO+VN4和VDO+VN5的高电平以及VDO的低电平。

图17示出图3的包括图13的升压电压发生器的电阻式存储装置的内部节点上的各种信号。

在图17中，CK表示施加到电阻式存储装置200a的时钟信号，CSN表示施加到电阻式存储装置200a的芯片选择信号，CLK0表示在待机模式下施加到脉冲发生器495的待机时钟信号，CLK1表示在操作模式下施加到脉冲发生器495的操作时钟信号。

参照图12至图15和图17，升压电压发生器410在时间T21开始操作，在时间T21和T22之间的待机模式期间电源电压VDDC的电平逐渐上升，脉冲发生器495在时间T21与T22之间基于时钟信号CLK0产生第一脉冲信号P1和第二脉冲信号P2。当升压电压VPP的电平在时间T22升高到目标电平时，脉冲发生器495基于时钟信号CLK1产生第一脉冲信号P1和第二脉冲信号P2，升压电压发生器410产生具有目标电平的升压电压VPP，在时间T22与T23之间行解码器260a用升压电压VPP驱动对应的字线。在时间T23之后，行解码器260不驱动对应的字线。当对应的字线在时间T22与T23之间被驱动时，改变了对应的字线的电压WL_VOLTAGE，并且结合到升压电压发生器410的负载LOAD可以运行。

图18示出根据示例实施例的电阻式存储装置的布局。

参照图18，电阻式存储装置500可以包括四个存储体阵列510。包括多个STT-MRAM单元的多个子阵列块可以设置在每个存储体阵列510中。行解码器520和列解码器530可以与每个存储体阵列510相邻设置。另外，用来与外部通信的焊盘PAD可以在设置在电阻式存储装置500的边缘和中心中的外围区域中设置。此外，源极线电压发生器541和542可以在设置在电阻式存储装置500的中心中的外围区域中设置。行解码器520、列解码器530以及源极线电压发生器541和542可以构成外围电路。电压发生器400可以设置在电阻式存储装置500的下面的区域中。

尽管图18示出设置有两个源极线电压发生器541和542的实施例，但是可以以与存储体阵列510的数目相等的数目来设置源极线电压发生器，使得可将源极线驱动电压分别施加到存储体阵列510。

行解码器520可以沿电阻式存储装置500的字线方向WL设置，同时列解码器530可以沿电阻式存储装置500的位线方向BL设置。此外，分别分配到两个相邻的存储体阵列510的行解码器520可以彼此相邻设置并且共享其间的控制线(未示出)。

图19示出根据示例实施例的图18中的存储体阵列的布局。

参照图19，在存储体阵列510中，I个子阵列块SCB可以沿第一方向D1设置，J个子阵列块SCB可以沿与第一方向D1正交的第二方向D2设置。多条位线、多条字线和多个STT-MRAM单元可以设置在每个子阵列块SCB中。多个STT-MRAM单元可以设置在位线与字线之间的相交处。

I+1个子字线驱动器区域SWD可以沿第一方向D1设置在子阵列块SCB之间。子字线驱动器可以设置在子字线驱动器区域SWD中。

J+1个位线感测放大器区域BLSAB可以在第二方向D2上沿子阵列块SCB设置(例如，位线感测放大器区域BLSAB占有子阵列块SCB之间的每个空间，位线感测放大器区域BLSAB位于子阵列块SCB的组在第二方向D2上的任一端部处)。用来感测存储在电阻式存储单元中的数据的位线感测放大器电路可以设置在位线感测放大器区域BLSAB中。

图20是示出根据示例实施例的电阻式存储装置的框图。

参照图20，电阻式存储装置600包括字线控制器610、至少一个存储单元块640、升压电压发生器410、负电压发生器480和子字线驱动器550。

所述至少一个存储单元块640可以包括结合到多条字线WLi的多个电阻式存储单元，每个电阻式存储单元可以存储数据。升压电压发生器410产生升压电压VPP到子字线驱动器550。负电压发生器480产生负电压VBB到子字线驱动器550。

字线控制器610可以响应于被解码的行地址信号BRA产生用于控制子字线驱动器550的第一字线使能控制信号PXi和第二字线使能控制信号PXiB。

电阻式存储装置600中的子字线驱动器550的数量与包括在存储单元块640中的字线WLi的数量相同。

图21是示出根据示例实施例的图20中的子字线驱动器的示例的电路图。

参照图21，子字线驱动器550包括反相器551、PMOS晶体管552和553以及NMOS晶体管554和555。PMOS晶体管552具有连接到升压电压端VPN的源极、接收反相器551的输出的栅极和连接到升压节点NO3的漏极。PMOS晶体管553具有连接到升压节点NO3的源极、接收字线使能信号NEWiB的栅极和连接到使能节点NO4的漏极。NMOS晶体管554具有连接到使能节点NO4的漏极、接收字线使能信号NEWiB的栅极和连接到负电压端VBN的源极。NMOS晶体管555具有连接到使能节点NO4的漏极、接收第二字线使能控制信号PXiB的栅极和连接到负电压端VBN的源极。升压电压VPP被施加到升压电压端VPN并且负电压VBB被施加到负电压端VBN。

PMOS晶体管552响应于第一字线使能控制信号PXi而接收升压电压VPP，并且将升压电压传输到升压节点NO3。响应于字线使能信号NEWiB，PMOS晶体管553通过源极接收来自PMOS晶体管552的升压电压并且使具有升压电压VPP的连接到使能节点NO4的对应的字线WLi启用。NMOS晶体管554响应于字线使能信号NEWiB而将负电压VBB传输到使能节点NO4，NMOS晶体管555响应于第二字线使能控制信号PXiB而使具有负电压VBB的连接到使能节点NO4的对应的字线WLi失效。

图22是示出根据示例实施例的图20的电阻式存储器装置中的字线的操作的时序图。

参照图20至图22，第一字线使能控制信号PXi最初是逻辑低电平，当对应的字线响应于行地址而将被启用时，第一字线使能控制信号PXi在T31和T33每个时间处转变为逻辑高电平VCC(在下文中，VCC可以表示VDDC)，并且当启用其他字线时，第一字线使能控制信号PXi在T32和T34每个时间处转变为逻辑低电平VSS。

升压节点电压信号PXiD最初是逻辑低电平，当第一字线使能控制信号PXi转变为逻辑高VCC时升压节点电压信号PXiD在T31和T33每个时间处转变为升压电压，并且当第一字线使能控制信号PXi转变为逻辑低VSS电平时，升压节点电压信号PXiD在T32和T34每个时间处转变为地电压。

在对应的字线WLi失效同时字线使能信号NEWiB最初维持在逻辑高VCC电平之后，当行解码器激活对应的字线WLi时，字线使能信号NEWiB在T31和T33每个时间处转变为逻辑低电平VSS，并且当启用其他字线时，字线使能信号NEWiB在T32和T34每个时间处转变为逻辑低电平VSS。

在对应的字线WLi被失效为地电压同时第二字线使能控制信号PXiB最初维持在高电平之后，当启用对应的字线WLi时，字线使能控制信号PXiB在T31和T33每个时间处转变为低电平。当启用其他字线时，第二字线使能控制信号PXiB在T32和T34每个时间处重新转变为高电平VCC。

对应的字线WLi响应于第二字线使能控制信号PXiB而最初维持在负电压电平，升压节点电压信号PXiD延迟给定的时间，当字线使能信号NEWiB在T31和T33每个时间处被转变为逻辑低电平时传输升压节点电压信号PXiD。当其他字线被激活并且字线使能信号NEWiB在T32和T34每个时间处转变为逻辑高电平时，对应的字线信号WLi响应于第二字线使能控制信号PXiB失效于负电压VBB电平。

图23是示意性示出图3中的存储单元阵列的三维结构的透视图。

参照图23，存储单元阵列300包括沿多个方向D1、D2和D3延伸的结构。

存储单元阵列300形成在基底311上。例如，基底311可以由注入有诸如硼的元素的p阱形成。可选择地，基底311可以是设置在n阱内的口袋p阱(pockage p-well)。为了讨论的目的，假设基底311是p阱，但是基底311不限于此。

由示例性的掺杂区域312a至312c指示的多个掺杂区域形成在基底311中。例如，掺杂区域312a至312c可以由与基底311不同的n型导体形成。然而，发明构思不限于此。掺杂区域312a至312c可以沿方向D1顺序地形成。这种结构可以在方向D2上重复。连接到形成在多个层处的金属线的字线313a至313h可以形成在掺杂区域312a至312c上方并与掺杂区域312a至312c电绝缘。

掺杂区域312a至312c可以通过接触塞CP1和CP2连接到沿方向D1延伸的多条位线314a至314c。另外，掺杂区域312a至312c可以连接到多个柱PL1至PL4的竖直电极。即，位线314a至314c可以通过掺杂区域312a至312c连接到柱PL1至PL4的竖直电极。柱PL1至PL4中的每个可以与堆叠在多个层的金属线315a、315b、316a和316b连接。金属线315a和315b(例如，以梳子形状在多个金属层处连接到柱PL1至PL4)可以分别连接到全局字线。

根据上述描述，电阻式存储装置的存储单元阵列300可以形成为具有三维结构。然而，发明构思不限于此。电阻式存储单元可以以各种方式堆叠。

图24是形成在图23中的一个层处的电阻式存储单元的剖视图。

参照图24，电阻式存储单元RMC可以包括位于第一(奇数)金属线316a和第二(偶数)金属线316b之间的柱319。

在垂直于基底的方向D3上贯穿的柱可以形成在形成水平电极的第一金属线316a和第二金属线316b之间。柱319可以包括以圆柱形形状形成的数据存储膜317和竖直电极318。电阻式存储单元由连接到位线的竖直电极318以及连接到字线的第一金属线316a和第二金属线316b形成。数据存储膜317可以例如在竖直方向上通过蚀刻工艺和沉积工艺形成。竖直电极318可以通过以诸如物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(AVD)为例的沉积工艺形成。

图25是根据示例实施例的图23中的存储单元阵列的剖视图。

参照图25，存储单元阵列包括柱PL1和PL2，其中柱PL1形成竖直电极318a和数据存储膜317a，柱PL2形成竖直电极318b和数据存储膜317b，以提供电阻式存储单元。存储单元阵列还包括在垂直于基底的方向上堆叠并且分别连接到竖直电极318a和318b的多个水平电极LWL1_e至LWL8_e和LWL1_o至LWL8_o，以及通过掺杂区域连接到竖直电极318a和318b的位线。全局字线313(GWL1和GWL2)将字线电压提供到多个水平电极，例如，水平电极LWL1_e至LWL8_e和LWL1_o至LWL8_o。

图26是示意性示出根据示例实施例的图23中的存储单元阵列的电路图。

参照图26，存储单元阵列300包括多个存储块MB1至MB3，每个存储块在D1-D3平面中形成存储块单元。

存储单元阵列300包括在方向D3上平行延伸的多条局部位线LBL11～LBL43和在垂直于方向D3的方向D2上平行延伸的多条局部字线LWL1至LWL4。尽管未示出，但是存储块MB1至MB3中的每个可以连接到不同的局部字线LWL。

由柱的竖直通道形成的局部位线LBL11至LBL43分别连接到全局位线GBL1至GBL4。存储单元阵列300的电阻式存储单元在存储块MB1至MB3中的每个中连接到局部字线LWL1至LWL4以及局部位线LBL11至LBL43。电阻式存储单元可以使用施加到局部字线LWL1至LWL4和/或局部位线LBL11至LBL43的电压来编程或感测。

图27是示出根据示例实施例的具有三维层堆叠结构的电阻式存储装置的透视图。

参照图27，电阻式存储装置700包括界面层710以及堆叠在界面层710上的多个单元层720、730、740和750。

界面层710包括接收来自外源的控制信号和数据的界面电路。界面层710将从外源输入的数据写入单元层720、730、740和750中。另外，响应于来自外源的请求，界面层710读取在单元层720、730、740和750中写入的数据。在写入模式下，升压电压VPP和负电压VBB被提供到与所选择的电阻式存储单元结合的字线。

界面层710可以包括用于提供升压电压VPP和负电压VBB的电压发生器712。电压发生器712可以应用图12的电压发生器400。因此，电压发生器712可以包括图13的升压电压发生器410。尽管未示出，但是一个单元层可以形成在界面层710中。

单元层720、730、740和750中的每个包括存储单元区域753和逻辑区域751。单元层720、730、740和750中的每个与单元层750基本相同。因此，将仅提供单元层750的描述。

逻辑区域751在存储器单元区域753上包括用于写入从界面层710提供的电压和数据的写入驱动器。逻辑区域751包括在界面层710的控制下用于读取存储单元区域753上写入的数据的感测放大器。逻辑区域751还包括地址解码器。逻辑区域751在写入模式和读取模式下使用升压电压VPP激活所选择的字线。

存储单元区域753包括在行和列方向上布置的字线WL和位线BL。因此，存储单元区域753还包括在行方向上设置的源极线SL。电阻式存储单元设置在字线WL和位线BL的相交点上。

在电阻式存储装置700中，电压发生器712可以在界面层710上占有相对大的区域。因此，可以增大单元层720、730、740和750的集成度。

图28是示出根据示例实施例的包括电阻式存储装置的计算系统的框图。

参照图28，计算系统800可以被包括在诸如移动装置或台式计算机的电子装置中。计算系统800可以包括电连接到系统总线805的诸如基带芯片组的电阻式存储系统810、中央处理单元(CPU)820、RAM 830、用户接口840和调制解调器850。计算系统800还可以包括应用芯片组、相机图像处理器(CIS)和输入/输出装置。

用户接口840可以是用于将数据发送到通信网络或从通信网络接收数据的接口。用户接口840可以具有有线形式或无线形式，并且可以包括天线或有线/无线收发器。通过用户接口840或调制解调器850施加的数据或者由CPU 820处理的数据可以存储在电阻式存储系统810中。

电阻式存储系统810可以包括电阻式存储装置(RTRAM)812和存储控制器(MC)811。由CPU 820处理的数据或外部数据被存储在电阻式存储装置812中。电阻式存储装置812可以包括升压电压发生器，升压电压发生器如参照图3至图22所描述的在不使用反馈路径的情况下通过使用固定的参考电压来产生追赶目标电平的升压电压。因此，电阻式存储装置812可以稳定地操作并且简化电路构造。

当计算系统800是执行无线通信的装置时，计算系统800可以用于诸如码分多址(CDMA)、全球移动通信系统(GSM)、北美多址(NADC)或CDMA2000的通信系统中。计算系统800可以安装在诸如个人数字助理(PDA)、便携式电脑、网路平板电脑、数码相机、便携式媒体播放器(PMP)、移动电话、无线电话或膝上型电脑的信息处理装置上。

图29是示出根据示例实施例的包括电阻式存储装置的计算系统的框图。

参照图29，计算系统1100可以包括处理器1110、输入/输出集线器(IOH)1120、输入/输出控制器集线器(ICH)1130、至少一个存储模块1140和显卡1150。在一些实施例中，计算系统1100可以是诸如个人计算机(PC)、服务器计算机、工作站、膝上型电脑、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视、机顶盒、音乐播放器、便携式游戏机、导航系统等的电子装置。

处理器1110可以执行各种计算功能，诸如执行用于执行特定的计算或任务的特定软件。例如，处理器1110可以是微处理器、中央处理单元(CPU)、数字信号处理器等。在一些实施例中，处理器1110可以包括单核或多个核。例如，处理器1110可以是诸如双核处理器、四核处理器、六核处理器等的多核处理器。尽管图21示出包括一个处理器1110的计算系统1100，但是在一些实施例中，计算系统1100可以包括多个处理器。处理器1110可以包括内部高速缓冲存储器或外部高速缓冲存储器。

处理器1110可以包括用于控制存储模块1140的操作的存储控制器1111。包括在处理器1110中的存储控制器1111可以被称为集成内存控制器(IMC)。存储控制器1111与存储模块1140之间的存储器接口可以用包括多条信号线的单个通道来实现，或者可以用多个通道来实现，至少一个存储模块1140可以结合到多个通道中的每个。在一些实施例中，存储控制器1111可以位于可以被称为存储控制器集线器(MCH)的输入/输出集线器1120内部。

存储模块1140可以包括存储由存储控制器1111提供的数据的多个电阻式存储装置。多个电阻式存储装置中的每个可以包括升压电压发生器，升压电压发生器如参照图3至图22所描述的在不使用反馈路径的情况下通过使用固定的参考电压产生追赶目标电平的升压电压。因此，每个电阻式存储装置可以稳定地操作并且可以简化电路构造。

输入/输出集线器1120可以管理处理器1110与诸如显卡1150的装置之间的数据传送。输入/输出集线器1120可以通过各种接口结合到处理器1110。例如，处理器1110与输入/输出集线器1120之间的接口可以是前端总线(FSB)、系统总线、超传输、闪电数据传输(LDT)、快速通道互联(QPI)、公共系统接口(CSI)等。尽管图29示出了包括一个输入/输出集线器1120的计算系统1100，但是在一些实施例中，计算系统1100可以包括多个输入/输出集线器。输入/输出集线器1120可以提供给装置各种接口。例如，输入/输出集线器1120可以提供圆形加速端口(AGP)接口、外围组件快速互联(PCIe)、通信流架构(CSA)接口等。

显卡1150可以通过AGP或PCIe结合到输入/输出集线器1120。显卡1150可以控制用于显示图像的显示装置(未示出)。显卡1150可以包括用于处理图像数据的内部处理器和内部电阻式存储装置。在一些实施例中，输入/输出集线器1120可以包括内部图形装置和在输入/输出集线器1120外部的显卡1150或者可以包括代替在输入/输出集线器1120外部的显卡1150的内部图型装置。包括在输入/输出集线器1120中的图形装置可以被称为集成显卡。此外，包括内部存储控制器和内部图形装置的输入/输出集线器1120可以被称为显卡和内存控制器中枢(GMCH)。

输入/输出控制器集线器1130可以执行数据缓冲和接口仲裁以有效地操作各种系统接口。输入/输出控制器集线器1130可以通过诸如直接媒体接口(DMI)、集线器接口、企业南桥接口(ESI)、PCIe等的内部总线结合到输入/输出集线器1120。输入/输出控制器集线器1130可以提供给外围装置各种接口。例如，输入/输出控制器集线器1130可以提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、低引脚数(LPC)总线、串行外围接口(SPI)、PCI、PCIe等。

在一些示例中，处理器1110、输入/输出集线器1120和输入/输出控制器集线器1130可以实施为单独的芯片组或单独的集成电路。在其他实施例中，处理器1110、输入/输出集线器1120和输入/输出控制器集线器1130中的至少两个可以实施为单独的芯片组。

本公开可以应用于使用电阻式存储装置的系统。本公开可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、掌上型游戏机、导航系统等的系统。

前述是示例实施例的解释说明，并且将不被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域的技术人员将容易地领会到的是，在实质上不脱离本公开的新颖的教导和优点的情况下，许多修改在示例实施例中是可能的。因此，所有这样的修改意图包括在如权利要求限定的本公开的范围内。