电阻变化型存储装置及其驱动方法与流程

相关申请

本申请享有以美国临时专利申请62/304,608号(申请日：2016年3月7日)及美国专利申请15/262,575号(申请日：2016年9月12日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。

实施方式涉及一种电阻变化型存储装置及其驱动方法。

背景技术：

近年来，在平面型非易失性存储装置中，存储单元的微细化逐渐地达到极限。因此，作为新一代存储装置，较多地提出立体排列存储单元的装置。其中，尤其认为交替积层包含多条字线的字线配线层与包含多条位线的位线配线层、且在各字线与各位线之间连接电阻变化部件的交叉点型存储装置有利于高集成化。

技术实现要素：

本发明的实施方式提供一种动作高速且可靠性高的电阻变化型存储装置及其驱动方法。

实施方式的电阻变化型存储装置具备：第1配线层、第2配线层、电阻变化部件及控制电路。所述第1配线层具有在第1方向延伸且沿着相对于所述第1方向交叉的第2方向排列的多条第1配线。所述第2配线层具有在所述第2方向延伸且沿着所述第1方向排列的多条第2配线。所述第2配线层相对于所述第1配线层，配置在相对于所述第1方向及所述第2方向两者正交的第3方向。所述电阻变化部件连接于各所述第1配线与各所述第2配线之间。所述控制电路在将所述电阻变化部件的电阻状态从第1状态切换为第2状态时，向1条所述第1配线与所述多条第2配线之间施加第1时间的第1电压，且在施加所述第1电压后，与所述1条第1配线连接的多个所述电阻变化部件中的1个以上的所述电阻变化部件的电阻状态为第1状态时，向所述1条第1配线与所述多条第2配线之间施加第2时间的第2电压，所述第2时间比所述第1时间长，所述第2电压为与所述第1电压相同极性且低于所述第1电压。

实施方式的电阻变化型存储装置具备：第1配线层、第2配线层、电阻变化部件及控制电路。所述第1配线层具有在第1方向延伸且沿着相对于所述第1方向交叉的第2方向排列的多条第1配线。所述第2配线层具有在所述第2方向延伸且沿着所述第1方向排列的多条第2配线。所述第2配线层相对于所述第1配线层，配置在相对于所述第1方向及所述第2方向两者正交的第3方向。所述电阻变化部件连接于各所述第1配线与各所述第2配线之间。所述电阻变化部件具有金属层、及配置在所述第1配线与所述金属层之间且电阻率高于所述金属层的电阻率的电阻变化层。所述控制电路在将所述电阻变化部件从低电阻状态切换为高电阻状态时，向所述电阻变化部件，施加第1时间的所述第1配线的电位高于所述第2配线的电位的第1电压，且在施加所述第1电压后，所述电阻变化部件的电阻状态为低电阻状态时，向所述电阻变化部件施加第2时间的第2电压，所述第2时间比所述第1时间长，所述第2电压为与所述第1电压相同极性且低于所述第1电压。

实施方式的电阻变化型存储装置的驱动方法是将电阻变化部件的电阻状态从第1状态切换为第2状态。所述电阻变化型存储装置包括第1配线层、第2配线层及所述电阻变化部件。所述第1配线层包括在第1方向延伸且沿着相对于所述第1方向交叉的第2方向排列的多条第1配线。所述第2配线层包括在所述第2方向延伸且沿着所述第1方向排列的多条第2配线。所述第2配线层相对于所述第1配线层，配置在相对于所述第1方向及所述第2方向两者正交的第3方向。所述电阻变化部件连接于各所述第1配线与各所述第2配线之间。所述切换是向1条所述第1配线与所述多条第2配线之间施加第1时间的第1电压。所述切换是在施加所述第1电压后，与所述1条第1配线连接的多个所述电阻变化部件中的1个以上的电阻变化部件的电阻状态为第1状态时，向所述1条第1配线与所述多条第2配线之间，施加第2时间的第2电压，所述第2时间比所述第1时间长，所述第2电压为与所述第1电压相同极性且低于所述第1电压。

附图说明

图1是表示第1实施方式的电阻变化型存储装置的立体图。

图2是表示第1实施方式的电阻变化型存储装置的剖视图。

图3a～图3c是表示第1实施方式的电阻变化型存储装置的各状态的示意性剖视图。

图4是表示在第1实施方式的电阻变化型存储装置中删除动作前的各存储单元的状态的图。

图5是表示第1实施方式的电阻变化型存储装置的删除动作的流程图。

图6是横轴取时间、纵轴取各部的电位而表示第1实施方式的电阻变化型存储装置的删除动作的波形图。

图7～图9是表示在第1实施方式的电阻变化型存储装置的删除动作中施加给各配线的电位与各存储单元的状态的图。

图10a是横轴取删除电压、纵轴取施加时间而表示将一半的存储单元复位的删除电压与施加时间的关系的曲线图。

图10b是横轴取删除电压、纵轴取存储单元的破坏率而表示删除电压与破坏率的关系的曲线图。

图11是表示横轴取时间、纵轴取各部的电位而表示第2实施方式的电阻变化型存储装置的删除动作的波形图。

图12是表示在第2实施方式的电阻变化型存储装置的删除动作中施加给各配线的电位的图。

具体实施方式

(第1实施方式)

首先，对第1实施方式进行说明。

图1是表示本实施方式的电阻变化型存储装置的立体图。

图2是表示本实施方式的电阻变化型存储装置的剖视图。

本实施方式的电阻变化型存储装置为非易失性存储装置，为cbram(conductivebridgingrandomaccessmemory：导电桥接随机存取存储器)。

如图1所示，在本实施方式的电阻变化型存储装置1(以下，也简称为“装置1”)中，利用形成于硅衬底11上的晶体管及以此为电路而连接的配线层，形成驱动存储单元部13的控制电路40，并在其上设置存储单元部13。晶体管的栅极构造及配线层设置在层间绝缘膜12内。

在存储单元部13中，多层字线配线层14与多层位线配线层15沿着相对于硅衬底11的上表面垂直的方向(以下，称为“上下方向”)交替积层。在各字线配线层14中，设有多条字线wl。多条字线wl在相对于硅衬底11的上表面平行的一方向(以下，称为“字线方向”)延伸，并沿着相对于硅衬底11的上表面平行的方向且相对于字线方向交叉、例如正交的方向(以下，称为“位线方向”)排列。在各位线配线层15中，设有在位线方向延伸且沿着字线方向排列的多条位线bl。字线wl彼此、位线bl彼此、字线wl与位线bl相互不连接。此外，为了将各字线wl及各位线bl在其端部与下层配线层连接而形成有接点(未图示)。利用设置在下层的控制电路40，进行要施加给各位线bl及各字线wl的电压的控制或在配线中流动的电流量的传感等动作。

而且，在各字线wl与各位线bl的最近接点，设有在上下方向延伸的支柱16。支柱16为具备两种电阻状态的电阻变化部件，其形状例如为圆柱状、四角柱状或圆角的大致四角柱状。支柱16连接于字线wl与位线bl之间，由1根支柱16构成1个存储单元。即，装置1是将存储单元配置在字线wl与位线bl的每一个最近接点的交叉点型装置。字线wl、位线bl及支柱16的相互之间由嵌入膜17(参照图2)嵌入。

以下，对支柱16的构成进行说明。

如图2所示，支柱16有支柱16a及支柱16b，该支柱16a是在下方即硅衬底11(参照图1)侧配置有字线wl，在上方配置有位线bl，该支柱16b是在下方配置有位线bl，在上方配置有字线wl。

在支柱16a中，从下方即字线wl侧朝向上方即位线bl侧，设有电流限制层20、电极层21、电阻变化层22、离子化金属层23，并在其上，设有在嵌入膜的平坦化工艺时成为终止层的终止金属层24。在下层字线wl与电流限制层20之间、电流限制层20与电极层21之间、离子化金属层23与终止金属层24之间，以改善密接性以及抑制金属元素扩散为目的，而设有包含钛、氮化钛、钽、氮化钽等的势垒金属层25。此外，也可不设置势垒金属层25。另外，下层字线wl上表面的由支柱16a覆盖的区域位于比其以外的区域更上方。其原因在于，在加工支柱16a时，挖进字线wl上层部的未被支柱16a覆盖的部分。以覆盖支柱16a的侧面及下层字线wl的上表面的方式，设有衬膜26。以嵌入膜17填充支柱16a间。

在支柱16b中，从下方即位线bl侧朝向上方即字线wl侧，设有电流限制层20、离子化金属层23、电阻变化层22、电极层21，并在其上，设有在嵌入膜的平坦化工艺时成为终止层的终止金属层24。在下层位线bl与电流限制层20之间、电流限制层20与离子化金属层23之间、电极层21与终止金属层24之间，设有势垒金属层25。此外，也可不设置势垒金属层25。另外，因加工支柱16b，而使下层位线bl上表面的由支柱16b覆盖的区域位于比其以外的区域更上方。以覆盖支柱16b的侧面及下层位线bl的上表面的方式，设有衬膜26。以嵌入膜17填充支柱16b间。

因此，关于属于同一支柱16的电阻变化层22及离子化金属层23，电阻变化层22始终配置在字线wl侧，离子化金属层23始终配置在位线bl侧。换句话说，电阻变化层22配置在字线wl与离子化金属层23之间，离子化金属层23配置在位线bl与电阻变化层22之间。

离子化金属层23是包含容易离子化的金属的单体金属层、与1种以上的异种金属的合金层或者包含氧化物或氮化物等化合物的化合物层，例如，由银(ag)、铜(cu)或镍(ni)等形成。电阻变化层22是离子化金属层23所包含的金属的离子、例如银离子(ag⁺等)能够可逆地通过的膜，例如由氧化硅(sio2)、氮化硅(si3n4)、氧化铝(al2o3)或氧化铪(hfo2)等金属化合物形成。金属离子未进入的电阻变化层22的电阻率高于离子化金属层23的电阻率。

如下所述，电阻变化层22能够取得低电阻状态与高电阻状态的两种状态。通过控制电路写入、删除及读出该两种状态的电阻的差，由此，使其作为存储装置驱动。电极层21作为防止电阻变化层22从高电阻状态转换为低电阻状态时过度的电流流动的层发挥作用，并由非晶硅、多晶硅等形成。电流限制层20与电极层21同样，是为了抑制在使元件低电阻化时电流向元件及控制电路内过度流动引起短路不良而形成，例如由钛(ti)或钽(ta)的氧化物或氮化物、或者这些金属与硅(si)的混合物等形成。电流限制层20可形成于包括离子化金属层23、电阻变化层22、电极层21的元件的上部、或下部的任一个，例如如图2所示，在形成相反构造时未必形成于上下对称的位置。另外，由于电极层21与电流限制层20为具有相同功能的层，因此可根据元件的特性，而省略任一个。衬膜26是为了保护形成元件的各金属层免受嵌入膜形成时的氧化环境影响而形成，由氮化硅等形成。嵌入膜17由氧化硅膜等形成。字线wl及位线bl由钨等金属材料形成。

接着，对本实施方式的电阻变化型存储装置的驱动方法进行说明。

图3a～图3c是表示本实施方式的电阻变化型存储装置的各状态的示意性剖视图。

如图3a及图3b所示，构成存储单元的各支柱16可取得低电阻状态与高电阻状态的两种电阻状态。如图3a所示，在低电阻状态下，在包含例如氧化硅的电阻变化层22内，包含例如银的长丝f以贯通电阻变化层22的方式形成，且该长丝f成为电流路径。如图3b所示，在高电阻状态下，在电阻变化层22内，长丝f被断离或消失，不构成电流路径。

将从高电阻状态转变为低电阻状态的动作称为设置。在设置中，对图3b所示的高电阻状态的支柱16，施加将位线bl设为正极且将字线wl设为负极的设置电压。此外，“正极”及“负极”为相对性关系，可两者均为正电位，也可其中任一个为接地电位。由此，离子化金属层23所包含的银原子(ag)离子化而成为银离子(ag⁺)，并在电阻变化层22内朝向负极即字线wl移动。然后，在电阻变化层22内，从离子化金属层23移动而来的银离子与从字线wl供给的电子键结而析出。由此，如图3a所示，在电阻变化层22内形成长丝f，成为低电阻状态。

另一方面，将从低电阻状态转变为高电阻状态的动作称为复位。在复位中，对图3a所示的低电阻状态的支柱16，施加将位线bl设为负极且将字线wl设为正极的复位电压。由此，构成长丝f的银原子离子化而成为银离子(ag⁺)，并朝向负极即位线bl移动。然后，在离子化金属层23内，从电阻变化层22移动而来的银离子与从位线bl供给的电子键结而析出。由此，如图3b所示，长丝f的至少一部分消失，电流路径中断，成为高电阻状态。

此外，在复位时，在长丝f刚中断时向电阻变化层22施加高电压。因此，如果使复位电压过高，那么如图3c所示，有电阻变化层22被绝缘破坏的情况。这个变化不可逆，且会导致存储单元mc本身被破坏。

在本实施方式中，例如，将由低电阻状态的支柱16构成的存储单元的值设为“1”，将由高电阻状态的支柱16构成的存储单元的值设为“0”。而且，将对所有存储单元的值为“0”的区块选择性写入值“1”的动作称为写入动作，将检测属于该区块的各存储单元的值为“0”还是“1”的动作称为读出动作，将属于区块的所有存储单元的值设为“0”的动作称为删除动作。在删除动作中，将删除动作前的值为“0”的存储单元的值仍设为“0”，关于删除动作前的值为“1”的存储单元，使其复位，并将值设为“0”。

接着，对删除动作详细地进行说明。

首先，对删除动作前的状态进行说明。

图4是表示在本实施方式的电阻变化型存储装置中删除动作前的各存储单元的状态的图。

如图4所示，在配置在1层字线配线层14与1层位线配线层15之间的包括多个存储单元mc的存储单元阵列mca中，将包括与1条字线wl连接的多个存储单元的群称为“1页”。在本实施方式中，对与1条字线wl连接的多个存储单元，统一实施删除动作。即，在每一页进行删除动作。

在本说明书中，将属于字线配线层14的字线wl中的成为删除对象的1条字线wl称为“选择字线wls”，将除此以外的字线wl称为“非选择字线wln”。将与选择字线wls连接的存储单元mc称为“属于选择页的存储单元”。

在删除动作前，值为“1”的存储单元mc与值为“0”的存储单元mc混合存在。在图4中，在属于选择页的存储单元之中，黑色圆圈(●)表示值为“1”的存储单元mc，白色圆圈(○)表示值为“0”的存储单元mc。此外，关于与非选择字线wln连接的存储单元mc，不表示值。

从该状态，开始删除动作。

图5是表示本实施方式的电阻变化型存储装置的删除动作的流程图。

图6是横轴取时间且纵轴取各部的电位而表示本实施方式的电阻变化型存储装置的删除动作的波形图。

图7～图9是表示在本实施方式的电阻变化型存储装置的删除动作中施加给各配线的电位与各存储单元的状态的图。

在图7～图9中，以黑色矩形(■)表示被施加有电压且值为“1”的存储单元mc，以白色矩形(□)表示被施加有电压且值为“0”的存储单元mc，以白色圆圈(○)表示未施加电压的存储单元mc。

首先，如图5的步骤s1、图6及图7所示，在将所有的位线bl设为基准电位、例如0v(零伏)的状态下，将选择字线wls设为高于0v的第1删除电位verase1，将非选择字线wln设为0v。由此，向属于选择页的存储单元mc同时施加第1删除电压verase1，且不向除此以外的存储单元mc施加电压。将第1删除电压verase1的施加时间设为t1。

其结果，在施加第1删除电压verase1前值为“1”的存储单元mc之中，一部分存储单元mc完成复位，值变为“0”。但是，由于存储单元mc的复位特性存在偏差，因此也存在复位未结束而值仍为“1”的存储单元mc。另外，在施加第1删除电压verase1前值为“0”的存储单元mc在施加第1删除电压verase1后的值仍为“0”。

其次，如图5的步骤s2、图6及图8所示，进行校验，检测属于选择页的存储单元的值。在本实施方式中，以页单位进行检测。

具体来说，在将所有的位线bl设为高于0v的读出电位vread的状态下，将选择字线wls设为例如0v，将非选择字线wln设为读出电位vread。由此，向属于选择页的存储单元mc同时施加读出电压vread，且不向除此以外的存储单元mc施加电压。读出电压vread的极性与第1删除电压verase1的极性相反，与为了设置存储单元mc而施加的设置电压的极性相同。读出电压vread的大小例如在低于设置电压且高于设置电压的一半电压的范围内决定。

其结果，在选择字线wls、与经由支柱16与选择字线wls连接的多条位线bl之间同时流动电流。通过评估该电流的大小来检测支柱16的电阻状态。在各支柱16流动的电流因存储单元mc的值而不同，在值为“1”的存储单元mc，流动与值为“0”的存储单元mc相比更大的电流。在选择字线wls，在属于选择页的所有存储单元mc流动的电流合流，因此成为评估对象的是电流的合计值。因此，虽无法检测各个存储单元mc的值，但能够检测属于选择页的存储单元mc中存在几个值为“1”的存储单元。

如图5的步骤s3所示，在属于选择页的存储单元mc之中，所有存储单元的值均为“0”的情况，即，将所有存储单元复位的情况下，进行页内各个存储单元mc的读出，在确认均为“0”后，结束删除动作。另一方面，在存在1个以上值为“1”的存储单元mc的情况下，进行至步骤s4。

在图5的步骤s4中，如图6及图9所示，在将所有的位线bl设为例如0v的状态下，将选择字线wls设为高于0v且低于第1删除电位verase1的第2删除电位verase2，将非选择字线wln设为0v。由此，向属于选择页的存储单元mc同时施加第2删除电压verase2，且不向除此以外的存储单元mc施加电压。第2删除电压verase2为与第1删除电压verase1相同极性，且低于第1删除电压verase1。第2删除电压verase2的施加时间设为比时间t1更长的时间t2。即，在步骤s4中，与步骤s1相比，施加更长时间的更低电压。在一例中，第2删除电压verase2相对于第1删除电压verase1低1v左右。另外，时间t2为时间t1的10～20倍左右。

由此，进行在施加第1删除电压verase1后的阶段未完成复位的存储单元mc的复位，一部分或全部存储单元mc的值变为“0”。图9表示属于选择页的所有存储单元mc的值变为“0”的情况。

接着，返回至图5的步骤s2，如图6及图8所示，再次检测属于选择页的存储单元的值。然后，如果将所有的存储单元mc复位，那么结束删除动作，如果还存在未复位的存储单元mc，那么再次进行至步骤s4，施加第2删除电压verase2。以这样的方式，重复步骤s2～s4所示的动作，直至属于选择页的所有存储单元复位而值成为“0”。在属于选择页的所有存储单元复位的时点，结束该选择页的删除动作。然后，选择下一页，同样地实施删除动作。以这样的方式，可重复每页的删除动作，删除区块整体，也可在任意页停止删除动作。

接着，对本实施方式的效果进行说明。

图10a是横轴取删除电压且纵轴取施加时间而表示将一半的存储单元复位的删除电压与施加时间的关系的曲线图。

图10b是横轴取删除电压且纵轴取存储单元的破坏率而表示删除电压与破坏率的关系的曲线图。

如图10a所示，如果提高删除电压，那么能够缩短直至完成复位为止的施加时间，因此能够实现装置1的高速化。然而，如图10b所示，如果将删除电压提高至固定程度以上，那么会导致存储单元的破坏率变高。即，如图3c所示，电阻变化层22被破坏而存储单元mc被破坏的可能性变高。

尤其在施加特定的删除电压后，一部分存储单元的复位仍未完成的情况下，如果想要使未被复位的存储单元复位而施加相同的删除电压，那么在已复位的存储单元中，由于长丝f中断，而向电阻变化层22施加高电压。因此，在第2次之后施加删除电压时，容易破坏在此之前已复位的存储单元。

另一方面，如图10b所示，如果降低删除电压，那么即使反复施加删除电压，存储单元mc被破坏的可能性也会变低。然而，如图10a所示，如果降低删除电压，那么需要较长的施加时间，会导致装置1的动作速度降低。

因此，在本实施方式中，最先施加的删除电压在不增加存储单元破坏率的范围内设为尽可能高的删除电压verase1，并以较短的施加时间t1有效地进行删除动作。由此，在大部分存储单元中，复位完成而值变为“0”，或成为接近复位完成的状态。

而且，第2次之后施加的删除电压设为低于删除电压verase1的删除电压verase2，施加时间设为比t1更长的时间t2。由此，使尚未完成复位的存储单元的复位得以确实地进行，并且抑制已复位的存储单元被破坏。以这样的方式，能够兼顾删除动作的高速性与可靠性。

另外，在本实施方式中，在图5的步骤s2所示的工序及步骤s4所示的工序中，通过向属于选择页的所有存储单元mc施加读出电压vread并以页单位检测存储单元的值，而进行删除动作是否完成的判定。由此，与每当施加删除电压时便个别地检测存储单元的值的情况相比，缩短了检测所需的时间，从而能够谋求删除动作的高速化。

(第2实施方式)

接着，对第2实施方式进行说明。

在本实施方式中，在图5的步骤s2，对每个存储单元检测值。

图11是横轴取时间且纵轴取各部的电位而表示本实施方式的电阻变化型存储装置的删除动作的波形图。

图12是表示在本实施方式的电阻变化型存储装置的删除动作中施加给各配线的电位的图。

如图11及图12所示，在本实施方式中，在图5的步骤s2所示的存储单元的值的检测中，与成为检测对象的存储单元mc(以下，称为“选择存储单元mcs”)连接的位线bl(以下，称为“选择位线bls”)设为读出电位vread，除此以外的位线bl(以下，称为“非选择位线bln”)设为半读出电位vread/2，与选择存储单元mcs连接的选择字线wls设为基准电位、例如0v，除此以外的非选择字线wln设为半读出电位vread/2。半读出电位vread/2与读出电位vread极性相同，且大小为一半。

由此，向选择存储单元mcs施加读出电压vread。向连接于选择位线bls与非选择字线wln之间的存储单元mc以及连接于非选择位线bln与选择字线wls之间的存储单元mc，施加半读出电压vread/2。不向连接于非选择位线bln与非选择字线wln之间的存储单元mc施加电压。

然后，通过评估在选择位线bls与选择字线wls之间流动的电流的大小，能够检测选择存储单元mcs的值。此外，由于支柱16的i-v特性为非线性，因此即使存储单元mc的值相同，在施加半读出电压vread/2时所流动的电流的大小也小于施加读出电压vread时所流动的电流的一半大小。因此，在选择字线wls流动的电流中，在选择存储单元mcs流动的电流占主导。

如图11所示，在本实施方式中，步骤s1所示的施加删除电压verase1以及步骤s4所示的施加删除电压verase2与所述第1实施方式相同。

根据本实施方式，由于能够分别检测属于选择页的存储单元mc的值，因此能够高精度地检测存储单元mc的值。

本实施方式的所述以外的构成、驱动方法及效果与所述第1实施方式相同。

根据以上说明的实施方式，能够实现动作高速且可靠性高的电阻变化型存储装置及其驱动方法。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并非意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化均包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。