三维存储器读出电路及其字线与位线电压配置方法与流程

本发明涉及集成电路技术领域，特别是涉及一种三维存储器读出电路及其字线与位线电压配置方法。

背景技术：

三维集成电路(3D-IC)是集成电路产业发展的方向之一。三维集成电路可分为晶圆——晶圆堆叠，裸片——晶圆堆叠和单片三维集成电路。其中，属于单片三维集成电路的三维存储器发展最快。

集成电路存储器被广泛应用于工业类和消费类电子产品。根据存储器能否掉电存储，又可被划分为易失存储器和非易失存储器。非易失存储器，包括闪存(flash memory)、磁存储器(magnetoresistive random-access memory，MRAM)、阻变存储器(resistance random-access memory，RRAM)、相变存储器(phase change memory，PCM)等。相变存储器是基于奥弗辛斯基在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，其工作原理是利用加工到纳米尺寸的相变材料在低阻态(晶态)与高阻态(非晶态)时不同的电阻状态来实现数据的存储。磁存储器和阻变存储器同样使用材料或器件在低阻态(low resistance state，LRS)与高阻态(high resistance state，HRS)时不同的电阻状态来实现数据的存储。

三维存储器，通过将存储单元三维地布置在衬底之上，相比于二维存储器，可以提高存储密度。其中，一种交叉堆叠(cross point)的三维存储结构被广泛应用于各非易失存储器。该结构中，字线(word line，WL)和位线(bit line，BL)呈90度夹角，并层层堆叠，存储单元存在于各个交点。图1为交叉堆叠结构三维非易失存储器示意图。在交叉堆叠结构三维非易失存储器中，存储单元可由非易失材料和选通管(Selector)组成。

三维存储器进行读写操作时，往往采用如图2所示的字线电压与位线电压配置方法。将要操作的存储单元所在的位线置为一高电压，设为V；将要操作的存储单元所在的字线置为0V；阵列中的其它位线置为V/2；阵列中的其它字线置为V/2。被选中的位线和被选中的字线上的存储单元，除了要操作的存储单元，其余皆为半选通存储单元，这些单元没有被选通。

三维存储器进行读取操作时，灵敏放大器需要对位线上存储单元的寄生电容充电，之后电流才会稳定下来。采用传统技术的字线电压与位线电压配置方法，位线上未选中的存储单元在读脉冲到来之前两端电压差为0V(位线上电压为V/2、字线上电压为V/2)，读脉冲到来之后两端电压差为V/2(位线上电压为V、字线上电压为V/2)；而三维存储器使用的选通管或存储单元的阈值电压又较高。这两点因素导致读电流Icell瞬态值较高。图3和图4为一款40nm 64Mb三维交叉堆叠型相变存储器读仿真结果。图3为读晶态单元的仿真结果，图4为读非晶态单元的仿真结果。其中EN为使能信号，DO为读出信号，读电流瞬态最高值分别为180.3μA和132.2μA。芯片的随机读取时间为40.21ns。较高的读电流不但导致了较大的功耗，也限制了三维存储器的读出速度。

因此，如何改善上述读出电流较大，以及如何提高三维存储器的速度特性，实已成为本领域技术人员亟待解决的技术课题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器读出电路及其字线与位线电压配置方法，用于解决现有技术中三维存储器读出电流较大的问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器读出电路，所述三维存储器读出电路至少包括：

三维存储单元阵列，所述三维存储单元阵列至少包括连接于同一位线的上下两列存储单元，其中，第一列存储单元中的非易失材料与第二列存储单元中的选通管连接同一位线，所述第一列存储单元中的选通管与所述第二列存储单元中的非易失材料分别连接一字线；

配置模块，连接所述位线及各字线，用于在所述三维存储单元阵列进行读出和擦写操作时对位线及各字线分别进行电压配置，使得所述位线上半选通的存储单元两端的电压之差小于读取电压的一半；

位线控制模块，连接于所述位线，接收位线控制信号，用于控制所述位线上的存储单元进行读出或擦写操作。

优选地，所述配置模块包括字线译码单元、字线驱动单元及位线驱动单元；所述字线译码单元接收地址信号，对地址信号进行译码后输出多路字线控制信号；所述字线驱动单元的输出端与各字线一一对应连接，接收各字线控制信号以控制各字线被选中或不被选中，当被选中时对应字线接地，当未被选中时对应字线连接读不选择字线电压或写不选择字线电压；所述位线驱动单元的输出端连接所述位线，接收所述位线控制信号以控制所述位线被选中或不被选中，当未被选中时所述位线连接读不选择位线电压或写不选择位线电压。

更优选地，所述字线驱动单元包括第一NMOS管及第一PMOS管；所述第一NMOS管的源端接地、漏端连接字线、栅端与所述第一PMOS管的栅端相连；所述第一PMOS管的源端连接读不选择字线电压或写不选择字线电压、漏端连接字线、栅端连接一字线控制信号。

更优选地，所述位线驱动单元包括第二NMOS管，所述第二NMOS管的源端连接读不选择位线电压或写不选择位线电压、漏端连接所述位线、栅端连接所述位线控制信号的反信号。

优选地，所述位线控制模块包括第一与门、第二与门、传输门、反相器及第三NMOS管，所述第一与门的输入端连接所述位线控制信号及写信号、输出端连接所述传输门的第一控制端，所述第一与门的输出端还通过所述反相器连接所述传输门的第二控制端，所述传输门的两端分别连接所述位线及写位线，当所述位线控制信号及所述写信号均起效时所述传输门导通；所述第二与门的输入端连接所述位线控制信号及读信号、输出端连接所述第三NMOS管的栅端，所述第三NMOS管的源端连接所述位线、漏端连接读位线。

为实现上述目的及其他相关目的，本发明还提供一种三维存储器字线与位线电压配置方法，所述三维存储器字线与位线电压配置方法至少包括：

在对三维存储单元阵列进行读操作时，将所述三维存储单元阵列中的所有位线置为读不选择位线电压，将所述三维存储单元阵列中的所有字线置为读不选择字线电压；

待脉冲信号到来后，将要读取的存储单元所在的位线置为读取电压Vread，将要读取的存储单元所在的字线置为0V；

其中，所述读不选择位线电压介于Vread/2与Vread之间；所述读不选择字线电压介于Vread/2与Vread之间。

优选地，所述读取电压高于存储单元或选通管的阈值电压。

优选地，所述读取电压介于存储单元的晶态阈值电压和非晶态阈值电压之间。

优选地，所述读不选择字线电压与所述读不选择位线电压相等。

优选地，所述三维存储器字线与位线电压配置方法还包括：

在对三维存储单元阵列进行擦写操作时，将所述三维存储单元阵列中的所有位线置为写不选择位线电压，将所述三维存储单元阵列中的所有字线置为写不选择字线电压；

待脉冲信号到来后，将要擦写的存储单元所在的位线置为擦写电压Vwrite，将要擦写的存储单元所在的字线置为0V。

优选地，所述三维存储器字线与位线电压配置方法还包括：

在对三维存储单元阵列进行擦写操作时，将所述三维存储单元阵列中的所有位线置为写不选择位线电压，将所述三维存储单元阵列中的所有字线置为写不选择字线电压；

待脉冲信号到来后，将要擦写的存储单元所在的位线置为0V，将要擦写的存储单元所在的字线置为擦写电压Vwrite。

更优选地，所述擦写电压Vwrite被设置为高于存储单元或选通管的阈值电压，且能使存储单元发生状态的变化。

更优选地，所述写不选择位线电压设置为Vwrite/2。

更优选地，所述写不选择位线电压设置为Vwrite/2。

如上所述，本发明的三维存储器读出电路及其字线与位线电压配置方法，具有以下有益效果：

1、读电流变小，读功耗变低。被选中位线上的半选通存储单元的寄生电容为影响读电流瞬态最高值的主要因素，现有技术中，半选通存储单元两端电压之差的变化量为V/2；本发明中，半选通存储单元两端电压之差的变化量小于Vread/2。位线上的半选通存储单元两端电压之差变小，其寄生电容要充的电荷变小，读电流瞬态最高值减小。

2、读出速度变快。位线上的半选通存储单元两端电压之差变小，其寄生电容要充的电荷变小，读电流瞬态最高值减低，读电流可以更快的到达稳定值，从而可以更快的得到正确的读出结果。

3、无全阵列漏电。阵列中，除要操作的存储单元和半选通存储单元，还有大量未被选中的存储单元，这些存储单元被偏置在读不选择位线电压和读不选择字线电压之间，本发明中，这些存储单元两端电压之差为零，不会产生漏电。

4、在读操作中，读取电压Vread稍高于存储单元或选通管阈值电压，通过合理的选取读不选择位线电压和读不选择字线电压，即可使选中字线上未被选中的存储单元保持半选通。

附图说明

图1显示为交叉堆叠结构三维存储器示意图。

图2显示为现有技术中的三维存储器字线电压与位线电压配置方法。

图3显示为采用现有技术的40nm 64Mb三维交叉堆叠型相变存储器读晶态单元仿真结果。

图4显示为采用现有技术的40nm 64Mb三维交叉堆叠型相变存储器读非晶态单元仿真结果。

图5显示为本发明的三维存储器字线与位线电压配置方法的一个实施例。

图6显示为采用本发明的三维存储器读出电路一个实施例。

图7显示为本发明的三维存储器字线电压与位线电压字线与位线电压配置方法应用于40nm 64Mb相变存储器芯片时，在读取晶态单元时的仿真结果。

图8显示为本发明的三维存储器字线电压与位线电压字线与位线电压配置方法应用于40nm 64Mb相变存储器芯片时，在读取非晶态单元时的仿真结果。

元件标号说明

101 第一列存储单元

1011 非易失材料

1012 选通管

102 第二列存储单元

1021 非易失材料

1022 选通管

111 第一字线译码单元

112 第二字线译码单元

121 第一字线驱动单元

122 第二字线驱动单元

13 位线驱动单元

131 反相器

14 位线控制模块

141 第一与门

142 第二与门

143 传输门

144 反相器

15 位线译码器

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图5～图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图5所示，本发明提出一种三维存储器字线与位线电压配置方法，包括：

在第一时间段T0，三维存储器进入待命状态，既不进行写操作也不进行读操作。此时三个外部信号——读信号RE，写信号WE，脉冲信号AE皆为0V。

在第二时间段T1，三维存储器切换为读模式。此时所述读信号RE为电源电压VDD，所述写信号WE为0V。在所述读信号RE升至VDD后，将要操作的三维存储单元阵列中的所有位线置为读不选择位线电压，所有字线置为读不选择字线电压。当所述脉冲信号AE到来后，三维存储器对某一存储单元进行读操作。此时，将要读取的存储单元所在的位线置为读取电压Vread；将要读取的存储单元所在的字线置为0V；其它字线和位线偏置电压保持不变。

具体地，在本实施例中，所述读取电压Vread被设置为高于存储单元或选通管的阈值电压，且所述读取电压Vread介于存储单元的晶态阈值电压和非晶态阈值电压之间。所述读不选择位线电压介于Vread/2与Vread之间，所述读不选择字线电压介于Vread/2与Vread之间，在本实施例中，所述读不选择位线电压和所述读不选择字线电压均设定为3Vread/5，以使得未被选中的存储单元两端的电压差为0V，不产生漏电。

在第三时间段T2，三维存储器进入待命状态。此时所述读信号RE、所述写信号WE及所述脉冲信号AE皆为0V。

在第四时间段T3，三维存储器切换为写模式。此时所述读信号RE为0V，所述写信号WE为电源电压VDD。在所述写信号WE升至VDD后，将要操作的三维存储单元阵列中的所有位线置为写不选择位线电压，所有字线置为写不选择字线电压。当所述脉冲信号AE到来后，三维存储器对某一单元进行写操作。此时，若对存储单元置为高阻态(擦)，则将要擦的存储单元所在的位线设为擦写电压Vwrite；将要擦的存储单元所在的字线置为0V；其它字线和位线偏置电压保持不变。若对存储单元置为低阻态(写)，则将要写的存储单元所在的字线设为所述擦写电压Vwrite；将要写的存储单元所在的位线置为0V；其它字线和位线偏置电压保持不变。

具体地，在本实施例中，所述擦写电压Vwrite被设置为高于存储单元或选通管的阈值电压，且能使存储单元发生相态或状态的变化；所述写不选择位线电压和所述写不选择字线电压为Vwrite/2。

在第五时间段T4，三维存储器进入待命状态。此时所述读信号RE，所述写信号WE及所述脉冲信号AE皆为0V。

如图6所示，本发明还提供一种所述三维存储器字线与位线电压配置方法的三维存储器读出电路，包括：

三维存储单元阵列、配置模块、位线控制模块14及位线译码器15。

如图6所示，所述三维存储单元阵列至少包括连接于同一位线的上下两列存储单元，其中，第一列存储单元101中的非易失材料1011与第二列存储单元102中的选通管1022连接同一位线，所述第一列存储单元101中的选通管1012与所述第二列存储单元102中的非易失材料1021分别连接一字线。

具体地，在图6中，仅显示同一位线上的两列存储单元。在本实施例中，所述第一列存储单元101位于上层，所述第二列存储单元102位于下层，所述第一列存储单元101与所述第二列存储单元102也可互换位置，不以本实施例为限。在本实施例中，所述第一列存储单元101及所述第二列存储单元102均包括1024个存储单元(图6中均只显示一个)。其中，所述第一列存储单元101中各存储单元包括非易失材料1011和选通管1012，各存储单元中的非易失材料1011连接同一位线BL，各存储单元中的选通管1012分别连接一字线WL，在本实施例中，所述第一列存储单元101中的各存储单元对应1024根字线。所述第二列存储单元102中各存储单元包括非易失材料1021和选通管1022，各存储单元中的选通管1022连接所述位线BL，各存储单元中的非易失材料1021分别连接一字线WL，在本实施例中，所述第二列存储单元102中的各存储单元同样对应1024根字线。

如图6所示，所述配置模块连接所述位线BL及各字线WL，用于在所述三维存储单元阵列进行读出和擦写操作时对位线BL及各字线WL分别进行电压配置，使得所述位线上半选通的存储单元两端的电压之差小于读取电压Vread的一半。

具体地，如图6所示，所述配置模块包括第一字线译码单元111、第一字线驱动单元121、第二字线译码单元112、第二字线驱动单元122及位线驱动单元13。

更具体地，如图6所示，所述第一字线译码单元111接收地址信号Address和脉冲信号AE，对所述地址信号Address进行译码后输出多路字线控制信号，在本实施例中，所述第一字线译码单元111输出的字线控制信号的数量为1024。

更具体地，如图6所示，所述第一字线驱动单元121的输出端与所述第一列存储单元101连接的1024根字线一一对应连接，并接收所述第一字线译码单元111输出的1024个字线控制信号以控制与所述第一列存储单元101连接的各字线被选中或不被选中。所述第一字线驱动单元121包括第一NMOS管NM1及第一PMOS管PM1；所述第一NMOS管NM1的源端接地、漏端连接字线WL、栅端与所述第一PMOS管PM1的栅端相连；所述第一PMOS管PM1的源端连接读不选择字线电压RDESWL或写不选择字线电压WDESWL、漏端连接字线WL、栅端连接一字线控制信号。当被选中时，所述第一NMOS管NM1导通，所述第一PMOS管PM1关断，对应字线接地；当未被选中时，所述第一NMOS管NM1关断，所述第一PMOS管PM1导通，对应字线连接所述读不选择字线电压RDESWL或所述写不选择字线电压WDESWL。

更具体地，如图6所示，所述第二字线译码单元112及所述第二字线驱动单元122的作用与所述第一字线译码单元111及所述第一字线驱动单元121相同，连接关系对应到下层的所述第二列存储单元102，具体结构及作用在此不一一赘述。

更具体地，如图6所示，所述位线驱动单元13的输出端连接所述位线BL，接收所述位线控制信号以控制所述位线被选中或不被选中。所述位线驱动单元13包括第二NMOS管NM2，所述第二NMOS管NM2的源端连接读不选择位线电压RDESBL或写不选择位线电压WDESBL、漏端连接所述位线BL、栅端连接位线控制信号的反信号(在本实施例中，所述位线控制信号由所述位线译码器15产生，并经过反相器131得到反信号)。当未被选中时，所述第二NMOS管NM2导通，所述位线BL连接所述读不选择位线电压RDESBL或所述写不选择位线电压WDESBL；当被选中时，所述第二NMOS管NM2关断。

如图6所示，所述位线控制模块14连接于所述位线BL，接收所述位线控制信号，用于控制所述位线BL上的存储单元进行读出或擦写操作。

具体地，如图6所示，所述位线控制模块14包括第一与门141、第二与门142、传输门143、反相器144及第三NMOS管NM3。所述第一与门141的输入端连接所述位线控制信号及写信号WE、输出端连接所述传输门143的第一控制端，所述第一与门141的输出端还通过反相器144连接所述传输门143的第二控制端，所述传输门143的两端分别连接所述位线BL及写位线GBL，当所述位线控制信号及所述写信号WE均起效时所述传输门143导通；所述第二与门142的输入端连接所述位线控制信号及读信号RE、输出端连接所述第三NMOS管NM3的栅端，所述第三NMOS管NM3的源端连接所述位线BL、漏端连接读位线RBL，当所述位线控制信号及所述读信号RE均起效时所述第三NMOS管NM3导通。

更具体地，在本实施例中，在读操作时，所述读不选择位线电压RDESBL和读不选择字线电压RDESWL提供3Vread/5的电压；写操作时，写不选择位线电压WDESBL和写不选择字线电压WDESWL提供Vwrite/2的电压。

如图7～图8所示，为本发明的三维存储器字线与位线电压配置方法应用于相变存储器时的仿真结果。该芯片采用40nm工艺，容量为64Mbit，采用交叉堆叠的三维存储结构。芯片有两层存储单元，两层字线，一层位线。图7为读晶态单元的仿真结果，图8为读非晶态单元的仿真结果。其中EN为使能信号，DO为读出信号，读电流瞬态最高值分别为120.5μA和92.54μA。芯片的随机读取时间为35.81ns。本发明的三维存储器读出电路及其字线与位线电压配置方法可降低读电流瞬态最高值，并提高读取速度。

如上所述，本发明的三维存储器读出电路及其字线与位线电压配置方法，具有以下有益效果：

1、读电流变小，读功耗变低。

2、读出速度变快。

3、无全阵列漏电。

4、选中字线上未被选中的存储单元保持半选通。

综上所述，本发明提供一种三维存储器读出电路及其字线与位线电压配置方法，包括：在对三维存储单元阵列进行读操作时，通过配置模块将所述三维存储单元阵列中的所有位线置为读不选择位线电压，将所述三维存储单元阵列中的所有字线置为读不选择字线电压；待脉冲信号到来后，将要读取的存储单元所在的位线置为读取电压Vread，将要读取的存储单元所在的字线置为0V；其中，所述读不选择位线电压介于Vread/2与Vread之间；所述读不选择字线电压介于Vread/2与Vread之间。本发明降低了位线上半选通单元两端的电压，三维存储器芯片在读操作时功耗变低、速度变快、无全阵列漏电、选中字线上未被选中的存储单元保持半选通。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。