本申请要求2017年2月9日提交的申请号为10-2017-0018268的韩国专利申请的优先权，其通过引用整体合并于此。
本公开的实施例涉及产生内部时钟信号的内部时钟发生电路。
背景技术：
随着半导体器件的集成度增加，半导体器件已经被持续开发以提高操作速度。与用于操作的外部时钟信号同步的同步半导体器件已经被提出以提高操作速度。在同步半导体器件的情况下，如果数据同步于外部时钟信号而被输出，则可能出现与来自时钟(tac)的输出数据访问时间相对应的延迟时间，以减少有效的数据窗口。结果，当同步半导体器件以高频操作时，同步半导体器件可能发生故障。
技术实现要素：
根据实施例，内部时钟发生电路包括内插时钟发生电路和锁定时钟发生电路。内插时钟发生电路响应于开关控制信号和电流控制信号来从分频时钟信号产生内插时钟信号。锁定时钟发生电路包括振荡器，并且从内插时钟信号产生用于产生内部时钟信号的锁定时钟信号。开关控制信号的逻辑电平组合和电流控制信号的逻辑电平组合通过将分频时钟信号的相位与反馈时钟信号的相位进行比较来设置。反馈时钟信号通过将锁定时钟信号延迟预定的延迟时间来产生。
根据另一个实施例，内部时钟发生电路包括内插时钟发生电路和锁定时钟发生电路。内插时钟发生电路包括第一选择驱动器至第四选择驱动器，并且响应于开关控制信号来选择第一选择驱动器至第四选择驱动器之中的两个驱动器作为第一选中的选择驱动器和第二选中的选择驱动器。此外，内插时钟发生电路接收分频时钟信号以使用具有第一驱动能力的第一选中的选择驱动器来驱动内插时钟信号，并且接收分频时钟信号以使用具有第二驱动能力的第二选中的选择驱动器来驱动内插时钟信号。锁定时钟发生电路包括振荡器以从内插时钟信号产生用于产生内部时钟信号的锁定时钟信号。
附图说明
鉴于附图和所附的详细描述，本公开的各种实施例将变得更加明显，其中：
图1是图示根据本公开的实施例的内部时钟发生电路的配置的框图；
图2是图示包括在图1的内部时钟发生电路中的控制码发生电路的示例的框图；
图3是图示包括在图1的内部时钟发生电路中的内插时钟发生电路的示例的电路图；
图4是图示图3所示的内插时钟发生电路的操作的表格；
图5和图6是图示图3所示的内插时钟发生电路的操作的时序图；
图7是图示包括在图1的内部时钟发生电路中的锁定时钟发生电路的示例的电路图；
图8是图示包括在图7的锁定时钟发生电路中的任意反相器的示例的电路图；
图9是图示包括在图1的内部时钟发生电路中的源电压发生电路的示例的框图；
图10是图示包括在图9的源电压发生电路中的复制延迟电路的示例的电路图；
图11是图示包括在图9的源电压发生电路中的电压输出电路的示例的电路图；以及
图12是图示采用图1所示的内部时钟发生电路的电子系统的配置的框图。
具体实施方式
下面将参照附图描述本公开的各种实施例。然而，本文所描述的实施例仅用于说明的目的，并非意在限制本公开的范围。
如图1所示，根据实施例的内部时钟发生电路可以包括时钟输入电路1、控制码发生电路2、内插时钟发生电路3、锁定时钟发生电路4、源电压发生电路5以及时钟输出电路6。
时钟输入电路1可以响应于外部时钟信号clk来产生包括第一分频时钟信号至第四分频时钟信号dclk<1:4>的分频时钟信号。时钟输入电路1可以产生具有与外部时钟信号clk不同的相位的第一分频时钟信号至第四分频时钟信号dclk<1:4>。第一分频时钟信号至第四分频时钟信号dclk<1:4>可以被产生为具有为外部时钟信号clk的周期时间的两倍的周期时间。每当外部时钟信号clk具有0°(或360°)的相位时，第一分频时钟信号dclk<1>可以具有0°(或360°)或180°的相位。第二分频时钟信号dclk<2>可以被产生，使得第一分频时钟信号与第二分频时钟信号dclk<1:2>之间的相位差为90°。第三分频时钟信号dclk<3>可以被产生，使得第一分频时钟信号dclk<1>与第三分频时钟信号dclk<3>之间的相位差为180°。第四分频时钟信号dclk<4>可以被产生，使得第一分频时钟信号dclk<1>与第四分频时钟信号dclk<4>之间的相位差为270°。第一分频时钟信号至第四分频时钟信号dclk<1:4>的周期时间与第一分频时钟信号至第四分频时钟信号dclk<1:4>之间的相位差可以根据实施例而被设置为不同。分频时钟信号的数量也可以根据实施例而被设置为不同。
控制码发生电路2可以响应于第一分频时钟信号至第四分频时钟信号dclk<1:4>以及包括第一锁定时钟信号至第四锁定时钟信号lclk<1:4>的锁定时钟信号来产生包括第一开关控制信号和第二开关控制信号swcnt<1:2>中的一个或更多个的开关控制信号以及包括第一电流控制信号至第l电流控制信号icnt<1:l>中的一个或更多个的电流控制信号。控制码发生电路2可以检测通过延迟第一分频时钟信号至第四分频时钟信号dclk<1:4>以及第一锁定时钟信号至第四锁定时钟信号lclk<1:4>而产生的时钟信号之间的相位差，以产生第一开关控制信号和第二开关控制信号swcnt<1:2>以及第一电流控制信号至第l电流控制信号icnt<1:l>。第一开关控制信号和第二开关控制信号swcnt<1:2>可以具有用于产生包括第一内插时钟信号至第四内插时钟信号pclk<1:4>的内插时钟信号的逻辑电平组合，该第一内插时钟信号至第四内插时钟信号pclk<1:4>补偿半导体器件的内部电路的关于外部时钟信号clk的延迟因子。第一电流控制信号至第l电流控制信号icnt<1:l>可以具有用于产生第一内插时钟信号至第四内插时钟信号pclk<1:4>的逻辑电平组合，该第一内插时钟信号至第四内插时钟信号pclk<1:4>补偿半导体器件的内部电路的关于外部时钟信号clk的延迟因子。第一开关控制信号和第二开关控制信号swcnt<1:2>的逻辑电平组合以及第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合可以根据实施例而被设置为不同。锁定时钟信号的数量可以根据实施例而被设置为小于或大于4。开关控制信号的数量可以根据实施例而被设置为小于或大于2。电流控制信号的数量“l”可以根据实施例而被设置为不同。
内插时钟发生电路3可以响应于第一开关控制信号和第二开关控制信号swcnt<1:2>以及第一电流控制信号至第l电流控制信号icnt<1:l>来从第一分频时钟信号至第四分频时钟信号dclk<1:4>产生第一内插时钟信号至第四内插时钟信号pclk<1:4>。内插时钟发生电路3可以接收第一分频时钟信号至第四分频时钟信号dclk<1:4>以根据第一开关控制信号和第二开关控制信号swcnt<1:2>的逻辑电平组合以及第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合来驱动第一内插时钟信号至第四内插时钟信号pclk<1:4>。内插时钟发生电路3可以根据第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合来控制用于驱动第一分频时钟信号至第四分频时钟信号dclk<1:4>的电流量。根据第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合来控制的电流量可以根据实施例而被设置为不同。内插时钟发生电路3可以响应于根据第一开关控制信号和第二开关控制信号swcnt<1:2>的逻辑电平组合选择的第一分频时钟信号至第四分频时钟信号dclk<1:4>中的至少一个来驱动第一内插时钟信号至第四内插时钟信号pclk<1:4>。根据第一开关控制信号和第二开关控制信号swcnt<1:2>的逻辑电平组合选择的第一分频时钟信号至第四分频时钟信号dclk<1:4>中的至少一个可以根据实施例而被设置为不同。内插时钟信号的数量可以根据实施例而被设置为小于或大于4。
锁定时钟发生电路4可以响应于第一内插时钟信号至第四内插时钟信号pclk<1:4>来产生第一锁定时钟信号至第四锁定时钟信号lclk<1:4>。锁定时钟发生电路4可以与第一内插时钟信号至第四内插时钟信号pclk<1:4>同步，以产生第一锁定时钟信号至第四锁定时钟信号lclk<1:4>。锁定时钟发生电路4可以包括产生具有预定周期时间的周期信号的振荡器(见图7)。由包括在锁定时钟发生电路4中的振荡器产生的周期信号的周期时间可以由源电压信号sv的电压电平来控制。由振荡器产生的周期信号的周期时间与第一内插时钟信号至第四内插时钟信号pclk<1:4>的周期时间之间的差值可以被设置为小于特定值。
源电压发生电路5可以响应于第一内插时钟信号至第四内插时钟信号pclk<1:4>和第一锁定时钟信号至第四锁定时钟信号lclk<1:4>来产生供应给锁定时钟发生电路4的源电压信号sv。源电压发生电路5可以将第一内插时钟信号至第四内插时钟信号pclk<1:4>延迟由包括在锁定时钟发生电路4中的振荡器产生的周期信号的周期时间，并且可以将延迟的内插时钟信号的相位与第一锁定时钟信号至第四锁定时钟信号lclk<1:4>的相位进行比较，以控制源电压信号sv的电压电平。源电压发生电路5可以控制源电压信号sv的电压电平，直到由包括在锁定时钟发生电路4中的振荡器产生的周期信号的周期时间与第一内插时钟信号至第四内插时钟信号pclk<1:4>的周期时间之间的差小于特定值。在一些实施例中，在源电压发生电路5控制源电压信号sv的电压电平并终止其操作之后，控制码发生电路2可以控制第一开关控制信号和第二开关控制信号swcnt<1:2>的逻辑电平组合以及第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合。
时钟输出电路6可以响应于第一锁定时钟信号至第四锁定时钟信号lclk<1:4>来产生第一内部时钟信号至第四内部时钟信号iclk<1:4>。时钟输出电路6可以缓冲第一锁定时钟信号至第四锁定时钟信号lclk<1:4>，以产生第一内部时钟信号至第四内部时钟信号iclk<1:4>。在一些实施例中，时钟输出电路6可以将第一锁定时钟信号至第四锁定时钟信号lclk<1:4>延迟预定的延迟时间，以产生第一内部时钟信号至第四内部时钟信号iclk<1:4>。
参考图2，控制码发生电路2可以包括延迟线21、相位检测器22以及码输出电路23。
延迟线21可以响应于第一锁定时钟信号至第四锁定时钟信号lclk<1:4>之中的第k锁定时钟信号lclk<k>来产生第k反馈时钟信号fclk<k>。延迟线21可以将第k锁定时钟信号lclk<k>延迟预定的延迟时间，以产生第k反馈时钟信号fclk<k>。在第k锁定时钟信号lclk<k>和第k反馈时钟信号fclk<k>中，数字“k”可以是1、2、3或4中的任意一个。延迟线21的延迟时间可以被设置为能够补偿包括在半导体器件中的内部电路的关于外部时钟信号clk的延迟因子的时间段。延迟线21的延迟时间可以根据实施例而被设置为不同。
相位检测器22可以检测第k反馈时钟信号fclk<k>与第k分频时钟信号dclk<k>之间的相位差，以产生相位检测信号pdet。相位检测器22可以将第k反馈时钟信号fclk<k>的相位与第k分频时钟信号dclk<k>的相位进行比较，以产生相位检测信号pdet。如果第k反馈时钟信号fclk<k>的相位领先于第k分频时钟信号dclk<k>的相位，则相位检测器22可以产生具有第一逻辑电平的相位检测信号pdet。相反，如果第k分频时钟信号dclk<k>的相位领先于第k反馈时钟信号fclk<k>的相位，则相位检测器22可以产生具有第二逻辑电平的相位检测信号pdet。
码输出电路23可以响应于相位检测信号pdet来产生第一开关控制信号和第二开关控制信号swcnt<1:2>以及第一电流控制信号至第l电流控制信号icnt<1:l>。如果相位检测信号pdet具有第一逻辑电平，则码输出电路23可以产生其逻辑电平组合变化以增加延迟线21的延迟时间的第一开关控制信号和第二开关控制信号swcnt<1:2>以及第一电流控制信号至第l电流控制信号icnt<1:l>。如果相位检测信号pdet具有第二逻辑电平，则码输出电路23可以产生其逻辑电平组合变化以减少延迟线21的延迟时间的第一开关控制信号和第二开关控制信号swcnt<1:2>以及第一电流控制信号至第l电流控制信号icnt<1:l>。码输出电路23可以输出根据相位检测信号pdet的逻辑电平来计数的第一开关控制信号和第二开关控制信号swcnt<1:2>以及第一电流控制信号至第l电流控制信号icnt<1:l>。
参考图3，内插时钟发生电路3可以包括第一驱动电流发生器31、第二驱动电流发生器32、驱动电流选择/供应单元33、第一选择驱动器34、第二选择驱动器35、第三选择驱动器36、第四选择驱动器37、驱动电流选择/放电单元38、第一电流放电器391以及第二电流放电器392。
第一驱动电流发生器31可以响应于第一电流控制信号至第l电流控制信号icnt<1:l>来产生第一驱动电流id1。第一驱动电流发生器31可以根据第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合来控制第一驱动电流id1的量αiref。稍后将参照图4详细描述根据第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合来控制的第一驱动电流id1的量αiref。
第二驱动电流发生器32可以响应于第一电流控制信号至第l电流控制信号icnt<1:l>来产生第二驱动电流id2。第二驱动电流发生器32可以根据第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合来控制第二驱动电流id2的量(1-α)iref。稍后将参考图4详细描述根据第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合来控制的第二驱动电流id2的量(1-α)iref。
驱动电流选择/供应单元33可以响应于第一开关控制信号和第二开关控制信号swcnt<1:2>而将第一驱动电流id1和第二驱动电流id2供应给第一选择驱动器至第四选择驱动器34、35、36和37。驱动电流选择/供应单元33可以根据第一开关控制信号和第二开关控制信号swcnt<1:2>的逻辑电平组合来选择性地将第一驱动电流id1和第二驱动电流id2供应给第一选择驱动器至第四选择驱动器34、35、36和37。
如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“l，l”，则驱动电流选择/供应单元33可以包括被导通的第一开关sw31和第三开关sw33以及被关断的第二开关sw32和第四开关sw34。第一开关至第四开关sw31、sw32、sw33和sw34之中根据第一开关控制信号和第二开关控制信号swcnt<1:2>的逻辑电平组合而被导通的开关可以根据实施例而被设置为不同。在第一开关控制信号和第二开关控制信号swcnt<1:2>中，逻辑电平组合“l，l”意味着第一开关控制信号和第二开关控制信号swcnt<1:2>都具有逻辑“低”电平。如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“l，l”，则驱动电流选择/供应单元33可以通过被导通的第一开关sw31将第一驱动电流id1供应给第一选择驱动器34，并且可以通过被导通的第三开关sw33将第二驱动电流id2供应给第二选择驱动器35。
如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“l，h”，则驱动电流选择/供应单元33的第一开关sw31和第四开关sw34可以被导通，而驱动电流选择/供应单元33的第二开关sw32和第三开关sw33可以被关断。在第一开关控制信号和第二开关控制信号swcnt<1:2>中，逻辑电平组合“l，h”意味着第一开关控制信号swcnt<1>具有逻辑“低”电平，而第二开关控制信号swcnt<2>具有逻辑“高”电平。如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“l，h”，则驱动电流选择/供应单元33可以通过被导通的第一开关sw31将第一驱动电流id1供应给第一选择驱动器34，并且可以通过被导通的第四开关sw34将第二驱动电流id2供应给第四选择驱动器37。
如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“h，l”，则驱动电流选择/供应单元33的第二开关sw32和第三开关sw33可以被导通，而驱动电流选择/供应单元33的第一开关sw31和第四开关sw34可以被关断。在第一开关控制信号和第二开关控制信号swcnt<1:2>中，逻辑电平组合“h，l”意味着第一开关控制信号swcnt<1>具有逻辑“高”电平，而第二开关控制信号swcnt<2>具有逻辑“低”电平。如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“h，l”，则驱动电流选择/供应单元33可以通过被导通的第二开关sw32将第一驱动电流id1供应给第三选择驱动器36，并且可以通过被导通的第三开关sw33将第二驱动电流id2供应给第二选择驱动器35。
如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“h，h”，则驱动电流选择/供应单元33的第二开关sw32和第四开关sw34可以被导通，而驱动电流选择/供应单元33的第一开关sw31和第三开关sw33可以被关断。在第一开关控制信号和第二开关控制信号swcnt<1:2>中，逻辑电平组合“h，h”意味着第一开关控制信号swcnt<1>具有逻辑“高”电平，并且第二开关控制信号swcnt<2>具有逻辑“高”电平。如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“h，h”，则驱动电流选择/供应单元33可以通过被导通的第二开关sw32将第一驱动电流id1供应给第三选择驱动器36，并且可以通过被导通的第四开关sw34将第二驱动电流id2供应给第四选择驱动器37。
第一选择驱动器34可以接收第一分频时钟信号至第四分频时钟信号dclk<1:4>以使用第一驱动电流id1作为电源电流来驱动第一内插时钟信号至第四内插时钟信号pclk<1:4>。第一选择驱动器34可以通过由具有逻辑“低”电平的第一开关控制信号swcnt<1>导通的第一开关sw31来接收第一驱动电流id1。第一选择驱动器34可以包括响应于第一分频时钟信号dclk<1>来驱动第一内插时钟信号pclk<1>的第一反相器iv341、响应于第二分频时钟信号dclk<2>来驱动第二内插时钟信号pclk<2>的第二反相器iv342、响应于第三分频时钟信号dclk<3>来驱动第三内插时钟信号pclk<3>的第三反相器iv343以及响应于第四分频时钟信号dclk<4>来驱动第四内插时钟信号pclk<4>的第四反相器iv344。
第二选择驱动器35可以接收第一分频时钟信号至第四分频时钟信号dclk<1:4>以使用第二驱动电流id2作为电源电流来驱动第一内插时钟信号至第四内插时钟信号pclk<1:4>。第二选择驱动器35可以通过由具有逻辑“低”电平的第二开关控制信号swcnt<2>导通的第三开关sw33来接收第二驱动电流id2。第二选择驱动器35可以包括响应于第二分频时钟信号dclk<2>来驱动第一内插时钟信号pclk<1>的第一反相器iv351、响应于第三分频时钟信号dclk<3>来驱动第二内插时钟信号pclk<2>的第二反相器iv352、响应于第四分频时钟信号dclk<4>来驱动第三内插时钟信号pclk<3>的第三反相器iv353以及响应于第一分频时钟信号dclk<1>来驱动第四内插时钟信号pclk<4>的第四反相器iv354。
第三选择驱动器36可以接收第一分频时钟信号至第四分频时钟信号dclk<1:4>以使用第一驱动电流id1作为电源电流来驱动第一内插时钟信号至第四内插时钟信号pclk<1:4>。第三选择驱动器36可以通过由具有逻辑“高”电平的第一开关控制信号swcnt<1>导通的第二开关sw32来接收第一驱动电流id1。第三选择驱动器36可以包括响应于第三分频时钟信号dclk<3>来驱动第一内插时钟信号pclk<1>的第一反相器iv361、响应于第四分频时钟信号dclk<4>来驱动第二内插时钟信号pclk<2>的第二反相器iv362、响应于第一分频时钟信号dclk<1>来驱动第三内插时钟信号pclk<3>的第三反相器iv363以及响应于第二分频时钟信号dclk<2>来驱动第四内插时钟信号pclk<4>的第四反相器iv364。
第四选择驱动器37可以接收第一分频时钟信号至第四分频时钟信号dclk<1:4>以使用第二驱动电流id2作为电源电流来驱动第一内插时钟信号至第四内插时钟信号pclk<1:4>。第四选择驱动器37可以通过由具有逻辑“高”电平的第二开关控制信号swcnt<2>导通的第四开关sw34来接收第二驱动电流id2。第四选择驱动器37可以包括响应于第四分频时钟信号dclk<4>来驱动第一内插时钟信号pclk<1>的第一反相器iv371、响应于第一分频时钟信号dclk<1>来驱动第二内插时钟信号pclk<2>的第二反相器iv372、响应于第二分频时钟信号dclk<2>来驱动第三内插时钟信号pclk<3>的第三反相器iv373以及响应于第三分频时钟信号dclk<3>来驱动第四内插时钟信号pclk<4>的第四反相器iv374。
驱动电流选择/放电单元38可以响应于第一开关控制信号和第二开关控制信号swcnt<1:2>来使第一驱动电流id1和第二驱动电流id2从第一选择驱动器至第四选择驱动器34、35、36和37流出。驱动电流选择/放电单元38可以根据第一开关控制信号和第二开关控制信号swcnt<1:2>的逻辑电平组合来选择性地使电流从第一选择驱动器至第四选择驱动器34、35、36和37流出。
如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“l，l”，则驱动电流选择/放电单元38可以包括被导通的第五开关sw35和第七开关sw37以及被关断的第六开关sw36和第八开关sw38。第五开关至第八开关sw35、sw36、sw37和sw38之中根据第一开关控制信号和第二开关控制信号swcnt<1:2>的逻辑电平组合而被导通的开关可以根据实施例而被设置为不同。如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“l，l”，则驱动电流选择/放电单元38可以通过被导通的第五开关sw35来使电流从第一选择驱动器34流出，并且可以通过被导通的第七开关sw37来使电流从第二选择驱动器35流出。
如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“l，h”，则驱动电流选择/放电单元38的第五开关sw35和第八开关sw38可以被导通，而驱动电流选择/放电单元38的第六开关sw36和第七开关sw37可以被关断。如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“l，h”，则驱动电流选择/放电单元38可以通过被导通的第五开关sw35来使电流从第一选择驱动器34流出，并且可以通过被导通的第八开关sw38来使电流从第四选择驱动器37流出。
如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“h，l”，则驱动电流选择/放电单元38的第六开关sw36和第七开关sw37可以被导通，而驱动电流选择/放电单元38的第五开关sw35和第八开关sw38可以被关断。如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“h，l”，则驱动电流选择/放电单元38可以通过被导通的第六开关sw36来使电流从第三选择驱动器36流出，并且可以通过被导通的第七开关sw37来使电流从第二选择驱动器35流出。
如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“h，h”，则驱动电流选择/放电单元38的第六开关sw36和第八开关sw38可以被导通，而驱动电流选择/放电单元38的第五开关sw35和第七开关sw37可以被关断。如果第一开关控制信号和第二开关控制信号swcnt<1:2>具有逻辑电平组合“h，h”，则驱动电流选择/放电单元38可以通过被导通的第六开关sw36来使电流从第三选择驱动器36流出，并且可以通过被导通的第八开关sw38来使电流从第四选择驱动器37流出。
第一电流放电器391可以响应于第一电流控制信号至第l电流控制信号icnt<1:l>而使流过第五开关sw35或第六开关sw36的电流流出。第一电流放电器391可以根据第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合来控制通过第五开关sw35或第六开关sw36流出的电流量αiref。
第二电流放电器392可以响应于第一电流控制信号至第l电流控制信号icnt<1:l>而使流过第七开关sw37或第八开关sw38的电流流出。第二电流放电器392可以根据第一电流控制信号至第l电流控制信号icnt<1:l>的逻辑电平组合来控制通过第七开关sw37或第八开关sw38流出的电流量(1-α)iref。
在假定第一电流控制信号至第l电流控制信号icnt<1:l>中包括的比特位的数量“l”为2的情况下，下面将参照图4、图5和图6来更全面地描述内插时钟发生电路3的操作。
参考图4，第一驱动电流id1的量αiref和第二驱动电流id2的量(1-α)iref可以根据第一电流控制信号和第二电流控制信号icnt<1:2>的逻辑电平组合来计算。如果第一电流控制信号和第二电流控制信号icnt<1:2>具有逻辑电平组合“h，l”，则“α”的值可以被设置为0.75。因此，第一驱动电流id1的量αiref可以被设置为0.75×iref，而第二驱动电流id2的量(1-α)iref可以被设置为0.25×iref。在第一电流控制信号和第二电流控制信号icnt<1:2>中，逻辑电平组合“h，l”意味着第一电流控制信号icnt<1>具有逻辑“高”电平，而第二电流控制信号icnt<2>具有逻辑“低”电平。如果第一电流控制信号和第二电流控制信号icnt<1:2>具有逻辑电平组合“l，h”，则“α”的值可以被设置为0.5。因此，第一驱动电流id1的量αiref可以被设置为0.5×iref，而第二驱动电流id2的量(1-α)iref可以被设置为0.5×iref。在第一电流控制信号和第二电流控制信号icnt<1:2>中，逻辑电平组合“l，h”意味着第一电流控制信号icnt<1>具有逻辑“低”电平，而第二电流控制信号icnt<2>具有逻辑“高”电平。如果第一电流控制信号和第二电流控制信号icnt<1:2>具有逻辑电平组合“h，h”，则“α”的值可以被设置为0.25。因此，第一驱动电流id1的量αiref可以被设置为0.25×iref，而第二驱动电流id2的量(1-α)iref可以被设置为0.75×iref。在第一电流控制信号和第二电流控制信号icnt<1:2>中，逻辑电平组合“h，h”意味着第一电流控制信号icnt<1>具有逻辑“高”电平，并且第二电流控制信号icnt<2>具有逻辑“高”电平。
内插时钟发生电路3可以根据第一开关控制信号和第二开关控制信号swcnt<1:2>的逻辑电平组合来选择第一选择驱动器至第四选择驱动器34、35、36和37之中的两个驱动器作为第一选中的选择驱动器和第二选中的选择驱动器，并且可以使用具有由第一电流控制信号和第二电流控制信号icnt<1:2>的逻辑电平组合设置的驱动能力的第一选中的选择驱动器和第二选中的选择驱动器来驱动内插时钟信号。由上述方式驱动的内插时钟信号可以呈现出改善的线性度和减少的抖动。
参考图5，如果第一开关控制信号和第二开关控制信号swcnt<1:2>两者都具有逻辑“低”电平，则第一选择驱动器34可以接收第一分频时钟信号dclk<1>，以使用第一驱动电流id1作为电源电流来以第一驱动能力驱动第一内插时钟信号pclk<1>，而第二选择驱动器35可以接收第二分频时钟信号dclk<2>，以使用第二驱动电流id2作为电源电流来以第二驱动能力驱动第一内插时钟信号pclk<1>。在这种情况下，第一内插时钟信号pclk<1>的相位可以根据第一驱动电流id1的量和第二驱动电流id2的量来控制。如果第一电流控制信号和第二电流控制信号icnt<1:2>具有逻辑电平组合“h，l”，则“α”值可以如参考图4所描述地被设置为0.75。因此，第一驱动电流id1的量可以被设置为0.75×iref，而第二驱动电流id2的量可以被设置为0.25×iref。即，当“α”的值被设置为0.75时，第一选择驱动器34可以利用第一驱动电流id1来以第一驱动能力驱动第一内插时钟信号pclk<1>，该第一驱动电流id1是供应给第二选择驱动器35的第二驱动电流id2三倍大。因此，当第一分频时钟信号dclk<1>具有逻辑“高”电平，而第二分频时钟信号dclk<2>具有逻辑“低”电平时，从第一选择驱动器34的第一反相器iv341和第二选择驱动器35的第一反相器iv351输出的第一内插时钟信号pclk<1>可以被产生为在时间段“td1”期间具有逻辑“低”电平，而在为时间段“td1”的三倍的时间段“td2”期间具有逻辑“高”电平。如果第一电流控制信号和第二电流控制信号icnt<1:2>具有逻辑电平组合“l，h”，则“α”的值可以如参考图4所描述地被设置为0.5。因此，第一驱动电流id1的量可以被设置为0.5×iref，且第二驱动电流id2的量也可以被设置为0.5×iref。即，当“α”的值被设置为0.5时，第一选择驱动器34和第二选择驱动器35可以用与第一驱动电流id1或第二驱动电流id2相对应的相同驱动电流来驱动第一内插时钟信号pclk<1>。因此，当第一分频时钟信号dclk<1>具有逻辑“高”电平，而第二分频时钟信号dclk<2>具有逻辑“低”电平时，从第一选择驱动器34的第一反相器iv341和第二选择驱动器35的第一反相器iv351输出的第一内插时钟信号pclk<1>可以被产生为在时间段“td3”期间具有逻辑“低”电平，而在具有与时间段“td3”相同的宽度的时间段“td4”期间具有逻辑“高”电平。如果第一电流控制信号和第二电流控制信号icnt<1:2>具有逻辑电平组合“h，h”，则“α”的值可以如参考图4所描述地被设置为0.25。因此，第一驱动电流id1的量可以被设置为0.25×iref，而第二驱动电流id2的量可以被设置为0.75×iref。即，当“α”的值被设置为0.25时，第二选择驱动器35可以利用第二驱动电流id2以第二驱动能力来驱动第一内插时钟信号pclk<1>，该第二驱动电流id2是供应给第一选择驱动器34的第一驱动电流id1三倍大。因此，当第一分频时钟信号dclk<1>具有逻辑“高”电平，而第二分频时钟信号dclk<2>具有逻辑“低”电平时，从第一选择驱动器34的第一反相器iv341和第二选择驱动器35的第一反相器iv351输出的第一内插时钟信号pclk<1>可以被产生为在时间段“td5”期间具有逻辑“低”电平，而在为时间段“td5”的三分之一的时间段“td6”期间具有逻辑“高”电平。
参考图6，如果第一开关控制信号swcnt<1>具有逻辑“低”电平，而第二开关控制信号swcnt<2>具有逻辑“高”电平，则第一选择驱动器34可以接收第一分频时钟信号dclk<1>以使用第一驱动电流id1作为电源电流来驱动第一内插时钟信号pclk<1>，而第四选择驱动器37可以接收第四分频时钟信号dclk<4>以使用第二驱动电流id2作为电源电流来驱动第一内插时钟信号pclk<1>。在这种情况下，第一内插时钟信号pclk<1>的相位可以根据第一驱动电流id1的量和第二驱动电流id2的量来控制。如果第一电流控制信号和第二电流控制信号icnt<1:2>具有逻辑电平组合“h，l”，则“α”的值可以如参考图4所描述地被设置为0.75。因此，第一驱动电流id1的量可以被设置为0.75×iref，而第二驱动电流id2的量可以被设置为0.25×iref。即，当“α”的值被设置为0.75时，第一选择驱动器34可以利用第一驱动电流id1来驱动第一内插时钟信号pclk<1>，该第一驱动电流id1是供应给第四选择驱动器37的第二驱动电流id2三倍大。因此，当第一分频时钟信号dclk<1>具有逻辑“低”电平，而第四分频时钟信号dclk<4>具有逻辑“高”电平时，从第一选择驱动器34的第一反相器iv341和第四选择驱动器37的第一反相器iv371输出的第一内插时钟信号pclk<1>可以被产生为在时间段“td12”期间具有逻辑“低”电平，而在为时间段“td12”的三分之一的时间段“td11”期间具有逻辑“高”电平。如果第一电流控制信号和第二电流控制信号icnt<1:2>具有逻辑电平组合“l，h”，则“α”的值可以如参考图4所描述地被设置为0.5。因此，第一驱动电流id1的量可以被设置为0.5×iref，且第二驱动电流id2的量也可以被设置为0.5×iref。即，当“α”的值被设置为0.5时，第一选择驱动器34和第四选择驱动器37可以利用与第一驱动电流id1或第二驱动电流id2相对应的相同驱动电流来驱动第一内插时钟信号pclk<1>。因此，当第一分频时钟信号dclk<1>具有逻辑“低”电平，而第四分频时钟信号dclk<4>具有逻辑“高”电平时，从第一选择驱动器34的第一反相器iv341和第四选择驱动器37的第一反相器iv371输出的第一内插时钟信号pclk<1>可以在被产生为在时间段“td14”期间具有逻辑“低”电平，而在具有与时间段“td14”相同的宽度的时间段“td13”期间具有逻辑“高”电平。如果第一电流控制信号和第二电流控制信号icnt<1:2>具有逻辑电平组合“h，h”，则“α”的值可以如参考图4所描述地被设置为0.25。因此，第一驱动电流id1的量可以被设置为0.25×iref，而第二驱动电流id2的量可以被设置为0.75×iref。即，当“α”的值被设置为0.25时，第四选择驱动器37可以用第二驱动电流id2来驱动第一内插时钟信号pclk<1>，该第二驱动电流id2是供应给第一选择驱动器34的第一驱动电流id1三倍大。因此，当第一分频时钟信号dclk<1>具有逻辑“低”电平，而第四分频时钟信号dclk<4>具有逻辑“高”电平时，从第一选择驱动器34的第一反相器iv341和第四选择驱动器37的第一反相器iv371输出的第一内插时钟信号pclk<1>可以被产生为在时间段“td16”期间具有逻辑“低”电平，而在为时间段“td16”的三倍的时间段“td15”期间具有逻辑“高”电平。
参考图7，锁定时钟发生电路4可以包括多个反相器iv41～iv52。反相器iv41可以反相缓冲通过节点nd41输入的第一内插时钟信号pclk<1>，以产生第三锁定时钟信号lclk<3>。反相器iv42可以耦接在节点nd41和节点nd44之间。反相器iv43可以反相缓冲通过节点nd44输入的第四内插时钟信号pclk<4>，以产生第二锁定时钟信号lclk<2>。反相器iv44可以耦接在节点nd43和节点nd44之间。反相器iv45可以反相缓冲通过节点nd43输入的第三内插时钟信号pclk<3>，以产生第一锁定时钟信号lclk<1>。反相器iv46可以耦接在节点nd42和节点nd43之间。反相器iv47可以反相缓冲通过节点nd42输入的第二内插时钟信号pclk<2>，以产生第四锁定时钟信号lclk<4>。反相器iv48可以耦接在节点nd41和节点nd42之间。反相器iv49可以耦接在节点nd41和节点nd43之间。反相器iv50可以耦接在节点nd42和节点nd44之间。反相器iv51可以耦接在节点nd41和节点nd43之间。反相器iv52可以耦接在节点nd44和节点nd42之间。
锁定时钟发生电路4可以使用振荡器41来实现，该振荡器41使用反相器iv41～iv52来产生与周期信号相对应的第一锁定时钟信号至第四锁定时钟信号lclk<1:4>。第一锁定时钟信号至第四锁定时钟信号lclk<1:4>的周期时间和相位可以根据施加到反相器iv41～iv52的电源电压的电压电平来变化。第一锁定时钟信号至第四锁定时钟信号lclk<1:4>可以通过缓冲第一内插时钟信号至第四内插时钟信号pclk<1:4>来产生。因此，与第一内插时钟信号至第四内插时钟信号pclk<1:4>相比，第一锁定时钟信号至第四锁定时钟信号lclk<1:4>的偏斜可以被减小。
参考图8，示出了包括在锁定时钟发生电路4中的反相器iv41～iv52中的一个。反相器iv41～iv52中的每个可以包括在源电压sv端子和接地电压vss端子之间串联耦接的pmos晶体管p41和nmos晶体管n41。pmos晶体管p41可以响应于输入信号in而将输出信号out上拉到源电压sv。nmos晶体管n41可以响应于输入信号in而将输出信号out下拉到接地电压vss。反相器iv41～iv52中的每个可以用作由源电压sv驱动的缓冲器，该缓冲器使用源电压sv作为电源电压来缓冲输入信号in以输出缓冲的信号作为输出信号out。反相器iv41～iv52中的每个的驱动能力可以根据源电压sv的电压电平来控制。虽然反相器iv41～iv52中的每个的延迟时间可以具有与预定延迟时间相同的延迟时间，但是如果源电压sv的电压电平降低，则反相器iv41～iv52中的每个的延迟时间可以增加。
参考图9，源电压发生电路5可以包括复制延迟电路51、相位比较器52、选择码发生器53以及电压输出电路54。
复制延迟电路51可以响应于与第一内插时钟信号至第四内插时钟信号pclk<1:4>中的任意一个相对应的第j内插时钟信号pclk<j>来产生第j复制时钟信号rclk<j>。复制延迟电路51可以将第j内插时钟信号pclk<j>延迟预定复制延迟时间以产生第j复制时钟信号rclk<j>。复制延迟电路51的延迟时间可以被设置为由锁定时钟发生电路4的振荡器产生的周期信号的周期时间。复制延迟电路51的延迟时间可以根据实施例而被设置为不同。
相位比较器52可以检测第j复制时钟信号rclk<j>和第j锁定时钟信号lclk<j>之间的相位差，以产生比较信号com。相位比较器52可以将第j复制时钟信号rclk<j>的相位与第j锁定时钟信号lclk<j>的相位进行比较，以产生比较信号com。如果第j复制时钟信号rclk<j>的相位领先于第j锁定时钟信号lclk<j>的相位，则相位比较器52可以产生具有第一逻辑电平的比较信号com。如果第j锁定时钟信号lclk<j>的相位领先于第j复制时钟信号rclk<j>的相位，则相位比较器52可以产生具有第二逻辑电平的比较信号com。
选择码发生器53可以响应于比较信号com来产生第一选择码至第m选择码scb<1:m>。如果比较信号com具有第一逻辑电平，则选择码发生器53可以产生其逻辑电平组合变化以增加复制延迟电路51的延迟时间的第一选择码至第m选择码scb<1:m>。如果比较信号com具有第二逻辑电平，则选择码发生器53可以产生其逻辑电平组合变化以减少复制延迟电路51的延迟时间的第一选择码至第m选择码scb<1:m>。选择码发生器53可以输出根据比较信号com的逻辑电平来进行计数的第一选择码至第m选择码scb<1:m>。
电压输出电路54可以响应于第一选择码至第m选择码scb<1:m>来驱动源电压sv。电压输出电路54可以根据第一选择码至第m选择码scb<1:m>的逻辑电平组合来驱动源电压sv。
源电压发生电路5可以通过改变第一选择码至第m选择码scb<1:m>的逻辑电平组合来控制源电压sv的电压电平，直到第一复制时钟信号至第四复制时钟信号rclk<1:4>与第一锁定时钟信号至第四锁定时钟信号lclk<1:4>同步，即，第一复制时钟信号至第四复制时钟信号rclk<1:4>由第一锁定时钟信号至第四锁定时钟信号lclk<1:4>来锁定。锁定时钟发生电路4可以根据源电压sv的电压电平来控制反相器iv41～iv52的驱动能力，使得第一内插时钟信号至第四内插时钟信号pclk<1:4>的周期时间与由包括在锁定时钟发生电路4中的振荡器产生的周期信号的周期时间之间的差等于或小于预定值。
参考图10，复制延迟电路51可以包括在源电压sv端子和接地电压vss端子之间串联耦接的pmos晶体管p511和nmos晶体管n511。pmos晶体管p511可以响应于第一内插时钟信号至第四内插时钟信号pclk<1:4>来将第一复制时钟信号至第四复制时钟信号rclk<1:4>上拉到源电压sv。nmos晶体管n511可以响应于第一内插时钟信号至第四内插时钟信号pclk<1:4>来将第一复制时钟信号至第四复制时钟信号rclk<1:4>下拉到接地电压vss。复制延迟电路51可以被设计为具有与包括在锁定时钟发生电路4中的反相器iv41～iv52相同的延迟时间。
参考图11，电压输出电路54可以包括在电源电压端子和源电压sv端子之间并联耦接的第一驱动器至第m驱动器54(1)～54(m)。第一驱动器至第m驱动器54(1)～54(m)中的每个可以被配置为包括在电源电压端子和源电压sv端子之间串联耦接的两个pmos晶体管。第一驱动器54(1)可以响应于偏置电压pbias和第一选择码scb<1>而将源电压sv上拉到电源电压。偏置电压pbias可以被设置为具有如下电压电平，在该电压电平处电压输出电路54的pmos晶体管可以在饱和区域中操作。如果第一选择码scb<1>具有逻辑“低”电平，则第一驱动器54(1)可以上拉源电压sv。第二驱动器54(2)可以响应于偏置电压pbias和第二选择码scb<2>而将源电压sv上拉到电源电压。如果第二选择码scb<2>具有逻辑“低”电平，则第二驱动器54(2)可以上拉源电压sv。第m驱动器54(m)可以响应于偏置电压pbias和第m选择码scb<m>而将源电压sv上拉到电源电压。如果第m选择码scb<m>具有逻辑“低”电平，则第m驱动器54(m)可以上拉源电压sv。
参考图1至图11描述的内部电压发生电路可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图12所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入/输出(i/o)接口1004。
数据储存电路1001可以根据由存储器控制器1002产生的控制信号来储存从存储器控制器1002输出的数据，或者将储存的数据读取并输出到存储器控制器1002。同时，数据储存电路1001可以包括即使当其电源中断时也可以保留其储存的数据的非易失性存储器。非易失性存储器可以是快闪存储器(诸如nor型快闪存储器或nand型快闪存储器)、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)或磁性随机存取存储器(mram)等。
存储器控制器1002可以通过i/o接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003的操作，或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图12示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器组成的数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据或被输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以将储存的数据读取并输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(dram)、移动dram或静态随机存取存储器(sram)。
i/o接口1004可以将存储器控制器1002物理地和电连接到外部设备(即，主机)。因此，存储器控制器1002可以通过i/o接口1004来接收从外部设备(即，主机)供应的控制信号和数据，并且可以通过i/o接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以通过i/o接口1004与主机通信。i/o接口1004可以包括各种接口协议(诸如通用串行总线(usb)、多媒体卡(mmc)、外围组件互连快速(pci-e)、串行附接的scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型计算机系统接口(scsi)、增强型小型设备接口(esdi)以及集成驱动电路(ide))中的任意一种。
电子系统1000可以用作外部储存设备或主机的辅助储存设备。电子系统1000可以包括固态盘(ssd)、usb存储器、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)或紧凑型闪存(cf)卡等。