本发明涉及集成电路领域，特别是涉及一种由8个传输管组成的静态随机存取存储器(sram)。
背景技术：
静态随机存取存储器(staticrandom-accessmemory，sram)是随机存取存储器的一种。sram是比动态随机存取存储器(dram)更为昂贵，但更为快速、非常低功耗(特别是在空闲状态)。因此sram首选用于带宽要求高，或者功耗要求低，或者二者兼而有之。
如图1所示，一种由8个传输管组成的静态随机存取内存(sram),其写单元由4个nmos和2个pmos组成，其读单元由2个nmos组成。该sram的写单元包括第一～第四nmosn1～n4、第一pmos和第二pmosp1、p2；
第一nmosn1第一端作为该写单元第一端，第一nmosn1第二端连接第四nmosn4第二端，第一nmosn1第三端连接第一pmosp1第三端、第二pmosp2第二端、第二nmosn2第一端和第三nmosn3第二端；
第一pmosp1第一端连接第二pmosp2第一端相连，第一pmosp1第二端连接第二nmosn2第二端、第二pmosp2第三端、第三nmosn3第一端和第四nmosn4第三端；
第四nmosn4第一端作为该写单元第二端；
第三nmosn3第一端作为该写单元第三端连接读单元；
第二nmosn2第三端和第三nmosn3第三端相连作为该写单元第四端连接地。
该sram读单元的包括第五nmosn5和第六nmosn6,第五nmosn5第一端作为该读单元的第一端，第五nmosn5的第二端作为该读单元的第二端，第五nmosn5的第三端连接第六nmosn6的第一端，第六nmosn6的第二端作为该读单元的第三端连接写单元，第六nmosn6的第三端作为该读单元的第四端连接地。
该静态随机存取存储器(sram)读单元是由nmos组件所组成。如图2所示，读单元的位线漏电组成为iboff(基底漏电流bulkleakage)+isoff(源极漏电流sourceleakage)+igoff(闸极漏电流gateleakage)。如图3所示，当处于读单元读讯号模式时,rpbl(读单元的位线)＝1v,selectionbit(wl＝on)讯号为0,others(n-1)non-selectionbit(wl＝off)讯号皆为1,rpbl(读单元的位线)的电流为1*(iboff+isoff)+(n-1)*(iboff+isoff+igoff),fig3。rpbl(读单元的位线)漏电流过大,容易产生讯号读取错误判断的状况。
技术实现要素：
本发明要解决的技术问题是提供一种能避免由于rpbl(读单元的位线)漏电流过大造成讯号读取错误判断的静态随机存取存储器(sram)。
为解决上述技术问题，本发明提供的静态随机存取存储器(sram)，包括由6个传输mos组成的写单元和2个传输mos组成的读单元，所述读单元由串联的第一pmosp1和第二pmosp2组成。
其中，所述读单元的第一pmosp1第一端作为该读单元的第一端，第一pmosp1的第二端作为该读单元的第二端，第一pmosp1的第三端连接第二pmosp2的第一端，第二pmosp2的第二端作为该读单元的第三端连接写单元，第二pmosp2的第三端作为该读单元的第四端连接地。
其中，第一pmosp1和第二pmosp2的源极作为其第一端，第一pmosp1和第二pmosp2的栅极作为其第二端，第一pmosp1和第二pmosp2的漏极作为其第三端。
其中，所述写单元的第一～第四传输mos为nmos，第五和第六传输mos是pmos。
其中，所述第一～第四传输nmos分别命名为第一～第四nmosn1～n4，第五和第六传输mos分别命名为第三pmos和第四pmosp3、p4；
第一nmosn1第一端作为该写单元第一端，第一nmosn1第二端连接第四nmosn4第二端，第一nmosn1第三端连接第三pmosp3第三端、第四pmosp4第二端、第二nmosn2第一端和第三nmosn3第二端；
第三pmosp3第一端连接第四pmosp4第一端相连，第三pmosp3第二端连接第二nmosn2第二端、第四pmosp4第三端、第三nmosn3第一端和第四nmosn4第三端；
第四nmosn4第一端作为该写单元第二端；
第三nmosn3第一端作为该写单元第三端连接读单元；
第二nmosn2第三端和第三nmosn3第三端相连作为该写单元第四端连接地。
其中，第一～第四nmosn1～n4的漏极作为其第一端，第一～第四nmosn1～n4的栅极作为其第二端，第一～第四nmosn1～n4的源极作为其第三端。
其中，第三pmos和第四pmosp3、p4的源极作为其第一端，第三pmos和第四pmosp3、p4的栅极作为其第二端，第三pmos和第四pmosp3、p4的漏极作为其第三端。
为了改善上述问题,即为降低读单元极端工况的漏电,将8传输管静态随机存取存储器(sram)读单元改为2个mos组件所组成。参考图4-6所示，pmos读单元位线漏电为isoff,本发明的处于读单元极端工况操作,rpbl＝1v,selectionbit(wl＝on)讯号为1,others(n-1)non-selectionbit(wl＝off)讯号皆为0,pfetrpbl的漏电为1*(isoff+igoff)+(n-1)*(isoff)。本发明能减少rpbl端点的漏电来源,读单元极端工况漏电来源,1*(iboff+isoff)+(n-1)*(iboff+isoff+igoff)改良为1*(isoff+igoff)+(n-1)*(isoff),降低漏电来源能改善读取讯号时错误判断的机率。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种现有8传输管静态随机存取存储器(sram)的结构示意图。
图2是图1的原理示意图。
图3是图1的使用参考示意图。
图4是本发明静态随机存取存储器(sram)的结构示意图。
图5是图4的原理示意图。
图6是图4的使用参考示意图。
附图标记说明
n1～n6是nmos
p1～p4是pmos
rpbl是读单元位线
rpwl是读单元字线
rppg：readportpasspgte
rppd：readportpulldown
na：nodea(sram内部端点a)
nb：nodeb(sram内部端点b)
nw:nwell(n井)
pw:pwell(p井)
bl是写单元位线
blb是写单元位线b
wl是写单元字线
vdd是电源电压
vss是接地
具体实施方式
如图1所示，本发明提供的静态随机存取存储器sram，包括由6个传输mos组成的写单元和2个传输mos组成的读单元；
所述读单元由串联的第一pmosp1和第二pmosp2组成，所述读单元的第一pmosp1源极作为该读单元的第一端rpbl读单元的位线，第一pmosp1的栅极作为该读单元的第二端rpwl读单元字线，第一pmosp1的漏极连接第二pmosp2的源极，第二pmosp2的栅极作为该读单元的第三端连接写单元，第二pmosp2的漏极作为该读单元的第四端连接地。
所述写单元包括第一～第四nmosn1～n4，第五pmos和第六pmosp3、p4。
第一nmosn1漏极作为该写单元第一端写单元位线，第一nmosn1栅极连接第四nmosn4栅极，第一nmosn1漏极连接第三pmosp3漏极、第四pmosp4栅极、第二nmosn2漏极和第三nmosn3栅极；
第三pmosp3源极连接第四pmosp4源极相连，第三pmosp3栅极连接第二nmosn2栅极、第四pmosp4漏极、第三nmosn3漏极和第四nmosn4源极；
第四nmosn4第一端作为该写单元第二端blb写单元位线b；
第三nmosn3漏极作为该写单元第三端连接读单元；
第二nmosn2源极和第三nmosn3源极相连作为该写单元第四端连接地。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。