本发明涉及一种存储器胞与存储器胞阵列及其相关操作方法，且特别涉及一种由非易失性存储器元件(non-volatilememoryelement)与易失性存储器元件(volatilememoryelement)所组成的存储器胞与存储器胞阵列及其相关操作方法。
背景技术
众所周知，存储器可以存储数据。而存储器可区分为非易失性存储器与易失性存储器。
当供应至易失性存储器的电源关闭时，易失性存储器中存储的数据会消失。动态随机存取存储器(dram)与静态随机存取存储器(sram)即属于易失性存储器。
再者，非易失性存储器于供应的电源关闭时，非易失性存储器仍可继续保存内部的数据而不会消失。快闪存储器(flashmemory)与电阻性随机存取存储器(rram)即属于非易失性存储器。
一般来说，非易失性存储器的存取速度较慢，需要较高的操作电压。而易失性存储器的存取速度快，且具有低操作电压的优点。
技术实现要素：
本发明的目的在于提出一种全新架构的存储器胞及其相关的存储器胞阵列。本发明的存储器胞中包括非易失性存储器元件与易失性存储器元件，可选择性地作为非易失性存储器来使用，或者作为易失性存储器来使用。
本发明为一种存储器胞，包括一锁存器，接收一第一电源电压与一第二电源电压，该锁存器连接于一第一节点与一第二节点，其中该锁存器连接至一致能线，并根据一致能线电压来致能或者禁能该锁存器；一第一反熔丝元件，连接至该第一节点与一反熔丝控制线；一第二反熔丝元件，连接至该第二节点与该反熔丝控制线；一第一选择晶体管，具有一栅端连接至一字线，一第一漏源端连接至该第一节点，一第二漏源端连接至一位线；以及一第二选择晶体管，具有一栅端连接至该字线，一第一漏源端连接至该第二节点，一第二漏源端连接至一反相位线。
本发明为一种上述存储器胞的操作方法，包括下列步骤：在一编程动作前，预充电该位线与该反相位线，不动作该第一反熔丝元件与该第二反熔丝元件，关闭该第一选择晶体管与该第二选择晶体管，与禁能该锁存器；在该编程动作的一第一时间区间，暂时地开启该第一选择晶体管与该第二选择晶体管，用以预充电该锁存器的该节点a与该节点b；在该编程动作的一第二时间区间，提供一第一电压至该反熔丝控制线，并开启该第一选择晶体管与该第二选择晶体管；以及在该编程动作的该第二时间区间后，当互补的电平提供至该位线与该反相位线时，编程该第一反熔丝元件与该第二反熔丝元件，使得该第一反熔丝元件与该第二反熔丝元件存储互补的数据。
本发明为一种上述存储器胞的操作方法，包括下列步骤：在一载入动作前，充电该位线与该反相位线至一第一电平，不动作该第一反熔丝元件与该第二反熔丝元件，关闭该第一选择晶体管与该第二选择晶体管，不提供该第一电源电压至该锁存器；在该载入动作的一第一时间区间，暂时地开启该第一选择晶体管与该第二选择晶体管，以充电该锁存器的该节点a与该节点b至该第一电平；在该载入动作的一第二时间区间，提供一第一电压至该反熔丝控制线；以及，在该载入动作的该第二时间区间后，当该第一电源电压提供至该锁存器使得该锁存器致能时，传送该第一反熔丝元件与该第二反熔丝元件中所存储互补的数据至该锁存器的该节点a与该节点b。
本发明为一种存储器胞阵列，包括：多个存储器胞排列成该存储器胞阵列，且每一该存储器胞包括：一锁存器，接收一第一电源电压与一第二电源电压，该锁存器连接于一第一节点与一第二节点，其中该锁存器具有一致能线，并根据一致能线电压来致能或者禁能该锁存器；一第一反熔丝元件，具有一反熔丝控制线，并连接至该第一节点；一第二反熔丝元件，连接至该第二节点与该反熔丝控制线；一第一选择晶体管，具有一栅端连接至一字线，一第一漏源端连接至该第一节点，一第二漏源端连接至一位线；以及一第二选择晶体管，具有一栅端连接至该字线，一第一漏源端连接至该第二节点，一第二漏源端连接至一反相位线。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
图1为本发明存储器胞示意图。
图2a与图2b为本发明存储器胞的第一实施例与相关信号示意图。
图3a与图3b为本发明存储器胞的第二实施例与相关信号示意图。
图4a与图4b为本发明存储器胞的第三实施例与相关信号示意图。
图5为本发明第三实施例存储器胞进行编程动作时的信号控制流程示意图。
图6为本发明第三实施例存储器胞进行载入动作时的信号控制流程示意图。
图7为本发明存储器胞阵列示意图。
图8为本发明的存储器模块示意图。
【符号说明】
100、200、300、400：存储器胞
110、210、310、410：锁存器
120、130、220、230、320、330、420、430：反熔丝元件
211、213：反相器
700：存储器胞阵列
800：存储器模块
810：解码电路
820：控制电路
830：阵列结构
830、832、834：阵列结构
840：y多工器
850：感测放大器与写入缓冲器
具体实施方式
请参照图1其所绘示为本发明存储器胞示意图。存储器胞100中包括：一锁存器(latch)110、二反熔丝元件(antifuseelement)120、130、与二选择晶体管(selecttransistor)ms1、ms2。
二个反熔丝元件120与130组成差动的反熔丝元件(differentialantifuseelement)。亦即，二个反熔丝元件120与130可被编程(program)为存储互补的数据。举例来说，反熔丝元件120存储数据“1”(视为低电阻的存储状态)，反熔丝元件130存储数据“0”(视为高电阻的存储状态)。或者，反熔丝元件120存储数据“0”，反熔丝元件130存储数据“1”。其中，数据“1”与“0”代表不同的逻辑电平，而数据“1”与数据“0”仅是用来说明而已，并非用来限定本发明。
反熔丝元件120连接至反熔丝控制线af与节点a。反熔丝元件130连接至反熔丝控制线af与节点b。
锁存器110连接于节点a与节点b，且锁存器110接收电源电压vdd与vss。再者，锁存器110连接至一致能线en，其可根据致能线en上的电压来决定锁存器110被致能(enable)或者被禁能(disable)。
选择晶体管ms1栅极端连接至字线wl、第一漏源端连接至节点a、第二漏源端连接至位线bl。选择晶体管ms2栅极端连接至字线wl、第一漏源端连接至节点b、第二漏源端连接至反相位线blb。
根据本发明的实施例，存储器胞100中的反熔丝元件120、130结合选择晶体管ms1、ms2即成为非易失性存储器。再者，锁存器110结合选择晶体管ms1、ms2即成为易失性存储器。以下详细介绍本发明的各种实施例及其动作原理。
请参照图2a，其所绘示为本发明存储器胞的第一实施例。相同地，存储器胞200包括：锁存器210、反熔丝元件220、230、与选择晶体管ms1、ms2。
锁存器210包括反相器(inverter)211、213与晶体管men。反相器211输入端连接至节点a，输出端连接至节点b。反相器213输入端连接至节点b，输出端连接至节点a。反相器211、213接收电源电压vdd。再者，晶体管men栅极端连接至致能线en，第一漏源端连接至节点c，第二漏源端接收电源电压vss。
基本上，晶体管men根据致能线电压(enablelinevoltage)的动作与否，选择性地将电源电压vss经由节点c传递至反相器211、213。亦即，当电源电压vss传递至反相器211、213时，锁存器210被致能(enable)；当电源电压vss未传递至反相器211、213时，锁存器210被禁能(disable)。
反熔丝元件220包括一反熔丝晶体管(antifusetransistor)mf1。反熔丝晶体管mf1栅极端连接至反熔丝控制线af，第一漏源端连接至节点a。同理，反熔丝元件230包括一反熔丝晶体管mf2。反熔丝晶体管mf2栅极端连接至反熔丝控制线af，第一漏源端连接至节点b。其中，当反熔丝晶体管mf1、mf2的两端承受过大的耐压值(withstandvoltage)时，其栅极氧化层(gateoxidelayer)会破裂(rupture)。
请参照图2b，其所绘示为本发明第一实施例存储器胞的相关信号示意图。基本上，电源电压vdd可为1.2v，代表高电平“hi”。电源电压vss可为接地电压，亦即0v，代表低电平“lo”。当然本发明并未限定电源电压vdd与vss的实际电压值。
存储器胞200的偏压运作包括：编程动作(programaction)、载入动作(loadaction)、写入动作(writeaction)、载入后的读取动作(readafterload)、写入后的读取动作(readafterwrite)。详细说明如下：
在编程动作时，可编程反熔丝元件220与230。此时，致能线en电压为低电平“lo”，以禁能锁存器210。字线wl电压为高电平，以开启选择晶体管ms1、ms2。反熔丝控制线af电压为第一电压v1。其中，第一电压v1大于电源电压vdd，例如第一电压v1为6.0v。
当位线bl电压为低电平“lo”且反相位线blb电压为高电平“hi”时，代表反熔丝元件220将会被编程为存储数据“1”，反熔丝元件230将会被编程为存储数据“0”。
接着，选择晶体管ms1、ms2开启。此时，反熔丝晶体管mf1栅极端与第一漏源端之间承受的电压差(voltagedifference)超过一耐压值，所以反熔丝晶体管mf1栅极端氧化层(gateoxide)破裂(rupture)，使得反熔丝元件220被编程为低电阻的存储状态(亦即存储数据“1”)。同时，反熔丝晶体管mf2栅极端与第一漏源端之间承受的电压差未超过耐压值，所以反熔丝晶体管mf2栅极端氧化层不会破裂，使得反熔丝元件230被编程为高电阻的存储状态(亦即存储数据“0”)。
再者，在编程动作的过程中，为了防止锁存器210中的电路损坏，可以适当地调整电源电压vdd，例如将电源电压vdd调整至1.8v。
在载入动作时，反熔丝元件220、230中的存储数据会被载入锁存器210。此时，致能线en电压为高电平“hi”，以致能锁存器210。位线与反相位线电压不理睬(don’tcare，x)。再者，字线wl电压为低电平，以关闭选择晶体管ms1、ms2。反熔丝控制线af电压为高电平“hi”。
当执行载入动作，反熔丝元件220会产生充电电流(chargingcurrent)来充电节点a使得节点a的电压上升，而反熔丝元件230无法产生充电电流来充电节点b。因此，节点a会被锁存器210维持在高电平“hi”，节点b会被锁存器210维持在低电平“lo”。
当载入动作完成后，可以执行载入后的读取动作用以确认二个反熔丝元件220、230中的存储数据。亦即，执行载入后的读取动作时，反熔丝控制线af电压为浮接(floating)，致能线en电压为高电平“hi”，以致能锁存器210。
接着，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的高电平“hi”会传递至位线bl，节点b上所维持的低电平“lo”会传递至反相位线blb。如此，可以确认反熔丝元件220存储数据“1”且反熔丝元件230存储数据“0”。
在另一种情况，如果在编程动作时，位线bl电压为高电平“hi”且反相位线blb电压为低电平“lo”时，则代表反熔丝元件220将会被编程为存储数据“0”(高电阻的存储状态)，反熔丝元件230将会被编程为存储数据“1”(低电阻的存储状态)。换句话说，在上述的情况下，反熔丝晶体管mf1栅极端氧化层不会破裂，而反熔丝晶体管mf2栅极端氧化层会破裂。
当执行载入动作后，节点a会被锁存器210维持在低电平“lo”，节点b会被锁存器210维持在高电平“hi”。
相同地，执行载入后的读取动作可以确认二个反熔丝元件220、230中的存储数据。亦即，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的低电平“lo”会传递至位线bl，节点b上所维持的高电平“hi”会传递至反相位线blb。如此，可以确认反熔丝元件220存储数据“0”且反熔丝元件230存储数据“1”。
由以上的说明可知，为了将反熔丝元件220编程为存储数据“1”且将反熔丝元件230编程为存储数据“0”。在编程动作时，位线bl需要提供低电平“lo”，且反相位线blb需要提供高电平“hi”。再者，当载入动作以及载入后的读取动作执行后，位线bl会输出高电平“hi”用以指示反熔丝元件220存储数据“1”，且反相位线blb会输出低电平“lo”用以指示反熔丝元件230存储数据“0”。
反之，为了将反熔丝元件220编程为存储数据“0”且将反熔丝元件230编程为存储数据“1”。在编程动作时，位线bl需要提供高电平“hi”，且反相位线blb需要提供低电平“lo”。再者，当载入动作以及载入后的读取动作执行后，位线bl会输出低电平“lo”用以指示反熔丝元件220存储数据“0”，且反相位线blb会输出高电平“hi”用以指示反熔丝元件230存储数据“1”。
在写入动作时，可将写入数据经由位线bl与反相位线blb存储至锁存器210。此时，反熔丝控制线af电压为浮接(floating)，使得反熔丝元件220、230不动作，如此将不会影响到反熔丝元件220、230中的数据。再者，致能线en电压为高电平“hi”，以致能锁存器210。而字线wl电压为高电平，以开启选择晶体管ms1、ms2。
因此，当位线bl电压为高电平“hi”且反相位线blb电压为低电平“lo”时，在选择晶体管ms1、ms2开启后，高电平“hi”会被存储在锁存器210的节点a，而低电平“lo”会被存储在锁存器210的节点b。如此，节点a会被锁存器210维持在高电平“hi”，节点b会被锁存器210维持在低电平“lo”。
当写入动作完成后，可以执行写入后的读取动作用以确认写入数据。亦即，执行载入后的读取动作时，反熔丝控制线af电压为浮接(floating)，致能线en电压为高电平“hi”，以致能锁存器210。接着，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的高电平“hi”会传递至位线bl，节点b上所维持的低电平“lo”会传递至反相位线blb。
在写入动作的另一种情况，当位线bl电压为低电平“lo”且反相位线blb电压为高电平“hi”时，在选择晶体管ms1、ms2开启后，低电平“lo”会被存储在锁存器210的节点a，而高电平“hi”会被存储在锁存器210的节点b。如此，节点a会被锁存器210维持在低电平“lo”，节点b会被锁存器210维持在高电平“hi”。
相同地，当写入动作完成后，可以执行写入后的读取动作用以确认写入数据。亦即，执行载入后的读取动作时，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的低电平“lo”会传递至位线bl，节点b上所维持的高电平“hi”会传递至反相位线blb。
由以上的说明可知，为了将高电平“hi”写入锁存器210的节点a并将低电平“lo”写入锁存器210的节点b，在写入动作时，位线bl需要提供高电平“hi”，且反相位线blb需要提供低电平“lo”。再者，当写入动作以及写入后的读取动作执行后，位线bl会输出高电平“hi”的写入数据，且反相位线blb会输出低电平“lo”的写入数据。
反之，为了将低电平“lo”写入锁存器210的节点a并将高电平“hi”写入锁存器210的节点b，在写入动作时，位线bl需要提供低电平“lo”，且反相位线blb需要提供高电平“hi”。再者，当写入动作以及写入后的读取动作执行后，位线bl会输出低电平“lo”的写入数据，且反相位线blb会输出高电平“hi”的写入数据。
由以上的说明可知，本发明第一实施例存储器胞200可被当作非易失性存储器来使用，也可以当易失性存储器来使用。当存储器胞200被当作易失性存储器来使用时，控制反熔丝元件220、230为未动作。而锁存器210与选择晶体管ms1、ms2则结合成为一种静态随机存取存储器sram的存储器胞。此时，可控制字线wl、位线bl与反相位线blb来对存储器胞200任意进行写入动作或者写入后的读取动作。
当存储器胞200被当作非易失性存储器来使用时，可利用编程动作来将存储数据编程至反熔丝元件220、230。再者，当存储器胞200需要输出反熔丝元件220、230中的存储数据时，先进行载入动作，将反熔丝元件220、230中的存储数据载入锁存器210。之后，再利用载入后的读取动作，将存储数据由锁存器210输出至位线bl与反相位线blb。
请参照图3a，其所绘示为本发明存储器胞的第二实施例。相同地，存储器胞300包括：锁存器310、反熔丝元件320、330、与选择晶体管ms1、ms2。
锁存器310包括电阻r1、r2与晶体管m1、m2、men，其中晶体管m1、m2为n型晶体管。电阻r1第一端接收电源电压vdd，第二端连接至节点b。电阻r2第一端接收电源电压vdd，第二端连接至节点a。晶体管m1的栅极端连接至节点a，第一漏源端连接至节点b，第二漏源端连接节点c。晶体管m2的栅极端连接至节点b，第一漏源端连接至节点a，第二漏源端连接节点c。再者，晶体管men栅极端连接至致能线en，第一漏源端连接至节点c，第二漏源端接收电源电压vss。晶体管men根据致能线电压(enablelinevoltage)的动作与否，可以控制锁存器310为致能(enable)或者禁能(disable)。
反熔丝元件320包括一反熔丝晶体管mf1。反熔丝晶体管mf1栅极端连接至反熔丝控制线af，第一漏源端连接至节点a。同理，反熔丝元件330包括一反熔丝晶体管mf2。反熔丝晶体管mf2栅极端连接至反熔丝控制线af，第一漏源端连接至节点b。根据本发明的第二实施例，反熔丝晶体管mf1的栅极端氧化层可分为二部分。第一部分栅极端氧化层靠近第一漏源端，其厚度较厚。再者，第二部分栅极端氧化层靠近第二漏源端，其栅极端氧化层较薄。反熔丝晶体管mf2也具备相同的结构，此处不再赘述。其中，当反熔丝晶体管mf1、mf2的两端承受过大的电压时，其较薄处的栅极氧化层会破裂。
请参照图3b，其所绘示为本发明第二实施例存储器胞的相关信号示意图。其中，存储器胞300的运作包括编程动作、载入动作、载入后的读取动作、写入动作、写入后的读取动作。详细说明如下：
在编程动作时，可编程反熔丝元件320与330。此时，致能线en电压为低电平“lo”，以禁能锁存器310。字线wl电压为高电平，以开启选择晶体管ms1、ms2。反熔丝控制线af电压为第一电压v1。其中，第一电压v1大于电源电压vdd，例如第一电压v1为6.0v。
当位线bl电压为低电平“lo”且反相位线blb电压为高电平“hi”时，代表反熔丝元件320将会被编程为存储数据“1”，反熔丝元件330将会被编程为存储数据“0”。
接着，选择晶体管ms1、ms2开启。此时，反熔丝晶体管mf1栅极端与第一漏源端之间承受的电压差超过耐压值，所以反熔丝晶体管mf1中第二部分的栅极端氧化层(较薄的栅极端氧化层)破裂，使得反熔丝元件320被编程为低电阻的存储状态(亦即存储数据“1”)。反熔丝晶体管mf2栅极端与第一漏源端之间承受的电压差小于耐压值，所以反熔丝晶体管mf2栅极端氧化层不会破裂，使得反熔丝元件330被编程为高电阻的存储状态(亦即存储数据“0”)。
再者，在编程动作的过程中，为了防止锁存器310中的电路损坏，可以适当地调整电源电压vdd，例如将电源电压vdd调整至1.8v。
在载入动作时，反熔丝元件320、330中的存储数据会被载入锁存器310。此时，致能线en电压为高电平“hi”，以致能锁存器310。位线与反相位线电压不理睬(don’tcare，x)。再者，字线wl电压为低电平，以关闭选择晶体管ms1、ms2。反熔丝控制线af电压为高电平“hi”。
当执行载入动作，反熔丝元件320会产生充电电流来充电节点a使得节点a的电压上升，而反熔丝元件330无法产生充电电流来充电节点b。因此，节点a会被锁存器310维持在高电平“hi”，节点b会被锁存器310维持在低电平“lo”。
当载入动作完成后，可以执行载入后的读取动作用以确认二个反熔丝元件320、330中的存储数据。亦即，执行载入后的读取动作时，反熔丝控制线电压为低电平“lo”，致能线电压为高电平“hi”，以致能锁存器310。
接着，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的高电平“hi”会传递至位线bl，节点b上所维持的低电平“lo”会传递至反相位线blb。如此，可以确认反熔丝元件320存储数据“1”且反熔丝元件330存储数据“0”。
在另一种情况，如果在编程动作时，位线bl电压为高电平“hi”且反相位线blb电压为低电平“lo”时，则代表反熔丝元件320将会被编程为存储数据“0”(高电阻的存储状态)，反熔丝元件330将会被编程为存储数据“1”(低电阻的存储状态)。换句话说，在上述的情况下，反熔丝晶体管mf1栅极端氧化层不会破裂，而反熔丝晶体管mf2中第二部分的栅极端氧化层会破裂。
当执行载入动作后，节点a会被锁存器310维持在低电平“lo”，节点b会被锁存器310维持在高电平“hi”。
相同地，执行载入后的读取动可以确认二个反熔丝元件320、330中的存储数据。亦即，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的低电平“lo”会传递至位线bl，节点b上所维持的高电平“hi”会传递至反相位线blb。如此，可以确认反熔丝元件320存储数据“0”且反熔丝元件330存储数据“1”。
由以上的说明可知，为了将反熔丝元件320编程为存储数据“1”且将反熔丝元件330编程为存储数据“0”。在编程动作时，位线bl需要提供低电平“lo”，且反相位线blb需要提供高电平“hi”。再者，当载入动作以及载入后的读取动作执行后，位线bl会输出高电平“hi”用以指示反熔丝元件320存储数据“1”，且反相位线blb会输出低电平“lo”用以指示反熔丝元件330存储数据“0”。
反之，为了将反熔丝元件320编程为存储数据“0”且将反熔丝元件330编程为存储数据“1”。在编程动作时，位线bl需要提供高电平“hi”，且反相位线blb需要提供低电平“lo”。再者，当载入动作以及载入后的读取动作执行后，位线bl会输出低电平“lo”用以指示反熔丝元件320存储数据“0”，且反相位线blb会输出高电平“hi”用以指示反熔丝元件330存储数据“1”。
在写入动作时，可将写入数据经由位线bl与反相位线blb存储至锁存器310。此时，反熔丝控制线af电压为低电平“lo”，使得反熔丝元件320、330不动作。再者，致能线en电压为高电平“hi”，以致能锁存器310。而字线wl电压为高电平，以开启选择晶体管ms1、ms2。
因此，当位线bl电压为高电平“hi”且反相位线blb电压为低电平“lo”时，在选择晶体管ms1、ms2开启后，高电平“hi”会被存储于锁存器310的节点a，而低电平“lo”会被存储于锁存器310的节点b。如此，节点a会被锁存器310维持在高电平“hi”，节点b会被锁存器310维持在低电平“lo”。
当写入动作完成后，可以执行写入后的读取动作用以确认写入数据。亦即，执行载入后的读取动作时，反熔丝控制线af电压为低电平“lo”，致能线en电压为高电平“hi”，以致能锁存器310。接着，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的高电平“hi”会传递至位线bl，节点b上所维持的低电平“lo”会传递至反相位线blb。
在写入动作的另一种情况，当位线bl电压为低电平“lo”且反相位线blb电压为高电平“hi”时，于选择晶体管ms1、ms2开启后，低电平“lo”会被存储于锁存器310的节点a，而高电平“hi”会被存储于锁存器310的节点b。如此，节点a会被锁存器310维持在低电平“lo”，节点b会被锁存器310维持在高电平“hi”。
相同地，当写入动作完成后，可以执行写入后的读取动作用以确认写入数据。亦即，执行载入后的读取动作时，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的低电平“lo”会传递至位线bl，节点b上所维持的高电平“hi”会传递至反相位线blb。
由以上的说明可知，为了将高电平“hi”写入锁存器310的节点a并将低电平“lo”写入锁存器310的节点b，在写入动作时，位线bl需要提供高电平“hi”，且反相位线blb需要提供低电平“lo”。再者，当写入动作以及写入后的读取动作执行后，位线bl会输出高电平“hi”的写入数据，且反相位线blb会输出低电平“lo”的写入数据。
反之，为了将低电平“lo”写入锁存器310的节点a并将高电平“hi”写入锁存器310的节点b，在写入动作时，位线bl需要提供低电平“lo”，且反相位线blb需要提供高电平“hi”。再者，当写入动作以及写入后的读取动作执行后，位线bl会输出低电平“lo”的写入数据，且反相位线blb会输出高电平“hi”的写入数据。
相同地，本发明第二实施例存储器胞300可被当作非易失性存储器来使用，也可以当易失性存储器来使用。
请参照图4a，其所绘示为本发明存储器胞的第三实施例。相同地，存储器胞400包括：锁存器410、反熔丝元件420、430、与选择晶体管ms1、ms2。
锁存器410包括晶体管m1～m4、men，其中晶体管m1、m2为n型晶体管，晶体管m3、m4为p型晶体管。晶体管m1栅极端连接至节点a，第一漏源端连接至节点b，第二漏源端连接至节点c。晶体管m2栅极端连接至节点b，第一漏源端连接至节点a，第二漏源端连接至节点c。晶体管m3栅极端连接至节点a，第一漏源端接收电源电压vdd，第二漏源端连接至节点b。晶体管m4栅极端连接至节点b，第一漏源端接收电源电压vdd，第二漏源端连接至节点a。再者，晶体管men栅极端连接至致能线en，第一漏源端连接至节点c，第二漏源端接收电源电压vss。晶体管men可根据致能线en电压动作与否，将锁存器410致能(enable)或者禁能(disable)。
反熔丝元件420包括一反熔丝晶体管mf1与一隔离晶体管(isolationtransistor)mi1。反熔丝晶体管mf1栅极端连接至反熔丝控制线af。隔离晶体管mi1栅极端连接至隔离控制线iso，第一漏源端连接至反熔丝晶体管mf1的第一漏源端，第二漏源端连接至节点a。同理，反熔丝元件430包括一反熔丝晶体管mf2与一隔离晶体管mi2。反熔丝晶体管mf2栅极端连接至反熔丝控制线af。隔离晶体管mi2栅极端连接至隔离控制线iso，第一漏源端连接至反熔丝晶体管mf2的第一漏源端，第二漏源端连接至节点b。
请参照图4b，其所绘示为本发明第三实施例存储器胞的相关信号示意图。其中，存储器胞400的运作包括编程动作、载入动作、载入后的读取动作、写入动作、写入后的读取动作。详细说明如下：
在编程动作时，可编程反熔丝元件420与430。此时，致能线en电压为低电平“lo”，以禁能锁存器410。字线wl电压为高电平，以开启选择晶体管ms1、ms2。反熔丝控制线af电压为第一电压v1。隔离控制线电压(isolinevoltage)为第二电压v2。其中，第一电压v1与第二电压v2皆大于电源电压vdd，例如第一电压v1为6.0v，第二电压v2为2.2v。
当位线bl电压为低电平“lo”且反相位线blb电压为高电平“hi”时，代表反熔丝元件420将会被编程为存储数据“1”，反熔丝元件430将会被编程为存储数据“0”。
接着，选择晶体管ms1、ms2与隔离晶体管mi1、mi2开启。此时，反熔丝晶体管mf1栅极端与第一漏源端之间承受的电压差超过耐压值，所以反熔丝晶体管mf1的栅极端氧化层破裂，使得反熔丝元件420被编程为低电阻的存储状态(亦即存储数据“1”)。反熔丝晶体管mf2栅极端与第一漏源端之间承受的电压差小于耐压值，所以反熔丝晶体管mf2栅极端氧化层不会破裂，使得反熔丝元件430被编程为高电阻的存储状态(亦即存储数据“0”)。
再者，在编程动作的过程中，为了防止锁存器410中的电路损坏，可以适当地调整电源电压vdd，例如将电源电压vdd调整至1.8v。
在载入动作时，反熔丝元件420、430中的存储数据会被载入锁存器410。此时，致能线en电压为高电平“hi”，以致能锁存器410。位线与反相位线电压不理睬(don’tcare，x)。再者，字线wl电压为低电平，以关闭选择晶体管ms1、ms2。反熔丝控制线af电压与隔离控制线电压(isolinevoltage)皆为高电平“hi”。
当执行载入动作，反熔丝元件420会产生充电电流来充电节点a使得节点a的电压上升，而反熔丝元件430无法产生充电电流来充电节点b。因此，节点a会被锁存器410维持在高电平“hi”，节点b会被锁存器410维持在低电平“lo”。
当载入动作完成后，可以执行载入后的读取动作用以确认二个反熔丝元件420、430中的存储数据。亦即，执行载入后的读取动作时，反熔丝控制线电压与隔离控制线电压皆为低电平“lo”，致能线电压为高电平“hi”，以致能锁存器410。
接着，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的高电平“hi”会传递至位线bl，节点b上所维持的低电平“lo”会传递至反相位线blb。如此，可以确认反熔丝元件420存储数据“1”且反熔丝元件430存储数据“0”。
在另一种情况，如果在编程动作时，位线bl电压为高电平“hi”且反相位线blb电压为低电平“lo”时，则代表反熔丝元件420将会被编程为存储数据“0”(高电阻的存储状态)，反熔丝元件430将会被编程为存储数据“1”(低电阻的存储状态)。换句话说，在上述的情况下，反熔丝晶体管mf1栅极端氧化层不会破裂，而反熔丝晶体管mf2的栅极端氧化层会破裂。
当执行载入动作后，节点a会被锁存器410维持在低电平“lo”，节点b会被锁存器410维持在高电平“hi”。
相同地，执行载入后的读取动可以确认二个反熔丝元件420、430中的存储数据。亦即，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的低电平“lo”会传递至位线bl，节点b上所维持的高电平“hi”会传递至反相位线blb。如此，可以确认反熔丝元件420存储数据“0”且反熔丝元件430存储数据“1”。
由以上的说明可知，为了将反熔丝元件420编程为存储数据“1”且将反熔丝元件430编程为存储数据“0”。在编程动作时，位线bl需要提供低电平“lo”，且反相位线blb需要提供高电平“hi”。再者，当载入动作以及载入后的读取动作执行后，位线bl会输出高电平“hi”用以指示反熔丝元件420存储数据“1”，且反相位线blb会输出低电平“lo”用以指示反熔丝元件430存储数据“0”。
反之，为了将反熔丝元件420编程为存储数据“0”且将反熔丝元件430编程为存储数据“1”。在编程动作时，位线bl需要提供高电平“hi”，且反相位线blb需要提供低电平“lo”。再者，当载入动作以及载入后的读取动作执行后，位线bl会输出低电平“lo”用以指示反熔丝元件420存储数据“0”，且反相位线blb会输出高电平“hi”用以指示反熔丝元件430存储数据“1”。
在写入动作时，可将写入数据经由位线bl与反相位线blb存储至锁存器410。此时，反熔丝控制线af电压与隔离控制线电压(isolinevoltage)皆为低电平“lo”，使得反熔丝元件420、430不动作。再者，致能线en电压为高电平“hi”，以致能锁存器410。而字线wl电压为高电平，以开启选择晶体管ms1、ms2。
因此，当位线bl电压为高电平“hi”且反相位线blb电压为低电平“lo”时，在选择晶体管ms1、ms2开启后，高电平“hi”会被存储于锁存器410的节点a，而低电平“lo”会被存储于锁存器410的节点b。如此，节点a会被锁存器410维持在高电平“hi”，节点b会被锁存器410维持在低电平“lo”。
当写入动作完成后，可以执行写入后的读取动作用以确认写入数据。亦即，执行载入后的读取动作时，反熔丝控制线af电压与隔离控制线电压(isolinevoltage)皆为低电平“lo”，致能线en电压为高电平“hi”，以致能锁存器410。接着，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的高电平“hi”会传递至位线bl，节点b上所维持的低电平“lo”会传递至反相位线blb。
在写入动作的另一种情况，当位线bl电压为低电平“lo”且反相位线blb电压为高电平“hi”时，于选择晶体管ms1、ms2开启后，低电平“lo”会被存储于锁存器410的节点a，而高电平“hi”会被存储于锁存器410的节点b。如此，节点a会被锁存器410维持在低电平“lo”，节点b会被锁存器410维持在高电平“hi”。
相同地，当写入动作完成后，可以执行写入后的读取动作用以确认写入数据。亦即，执行载入后的读取动作时，当字线wl为高电平而开启选择晶体管ms1、ms2时，节点a上所维持的低电平“lo”会传递至位线bl，节点b上所维持的高电平“hi”会传递至反相位线blb。
由以上的说明可知，为了将高电平“hi”写入锁存器410的节点a并将低电平“lo”写入锁存器410的节点b，在写入动作时，位线bl需要提供高电平“hi”，且反相位线blb需要提供低电平“lo”。再者，当写入动作以及写入后的读取动作执行后，位线bl会输出高电平“hi”的写入数据，且反相位线blb会输出低电平“lo”的写入数据。
反之，为了将低电平“lo”写入锁存器410的节点a并将高电平“hi”写入锁存器410的节点b，在写入动作时，位线bl需要提供低电平“lo”，且反相位线blb需要提供高电平“hi”。再者，当写入动作以及写入后的读取动作执行后，位线bl会输出低电平“lo”的写入数据，且反相位线blb会输出高电平“hi”的写入数据。
相同地，本发明第二实施例存储器胞400可被当作非易失性存储器来使用，也可以当易失性存储器来使用。
再者，本发明三个实施例所公开的存储器胞200、300、400。其锁存器与反熔丝元件可以相互搭配而成为存储器胞。举例来说，以反熔丝元件420、430搭配锁存器210形成另一存储器胞。
请参照图5，其所绘示为本发明第三实施例存储器胞进行编程动作时的信号控制流程示意图。在进行编程动作之前，亦即时间点t1之前，先将位线bl与反相位线blb预充电至高电平“hi”。反熔丝控制线af电压与隔离控制线iso电压皆为低电平“lo”，使得反熔丝元件420、430不动作。字线wl电压为低电平“lo”，使得选择晶体管ms1、ms2关闭。再者，致能线en电压为低电平“lo”，以禁能锁存器410。
在时间点t1之后，禁能锁存器410。再者，在时间点t1至时间点t2的区间，短暂地提供高电平“hi”的字线电压来开启选择晶体管ms1、ms2，使得位线bl与反相位线blb上的高电平“hi”可对节点a与节点b进行预充电。如图所示，节点a的电压由低电平“lo”开始上升，而节点b的电压大约维持在高电平“hi”。当然，在另外的一种状况，节点a的电压大约维持在高电平“hi”，而节点b的电压由低电平“lo”开始上升。
在时间点t2至时间点t3，反熔丝控制线电压以及隔离控制线已经为第一电压v1与第二电压v2，代表反熔丝晶体管mf1、mf2以及隔离晶体管mi1、mi2已经偏压完成。且字线电压改变为高电平“hi”，代表选择晶体管ms1、ms2已经开启。
在时间点t3，位线电压改变为低电平“lo”且反相位线电压为高电平“hi”。反熔丝元件420中的反熔丝晶体管mf1的栅极端氧化层破裂，反熔丝元件430中的反熔丝晶体管mf2的栅极端氧化层未破裂。因此，节点a的电压降至低电平“lo”且节点b的电压维持在高电平“hi”。
同理，如果在时间点t3，位线电压维持在高电平“hi”且反相位线电压改变为低电平“lo”。则反熔丝元件420中的反熔丝晶体管mf1的栅极端氧化层未破裂，反熔丝元件430中的反熔丝晶体管mf2的栅极端氧化层破裂。
请参照图6，其所绘示为本发明第三实施例存储器胞进行载入动作时的信号控制流程示意图。在进行载入动作之前，亦即在时间点ta之前，先将位线bl与反相位线blb改变至低电平“lo”。致能线en电压为改为高电平“hi”。反熔丝控制线af电压与隔离控制线iso电压皆为低电平“lo”，使得反熔丝元件420、430不动作。字线wl电压为低电平“lo”，使得选择晶体管ms1、ms2关闭。另外，此时的电源电压vdd与vss皆为低电平“lo”，也就是说电源电压尚未供应至锁存器410。
在时间点ta至时间点tb的区间，短暂地提供高电平“hi”的字线电压来开启选择晶体管ms1、ms2，使得节点a与节点b上的电压变成低电平“lo”。
在时间点tb至时间点tc，反熔丝控制线电压以及隔离控制线电压改变为第一电压v1与第二电压v2，代表反熔丝晶体管mf1、mf2以及隔离晶体管mi1、mi2已经偏压完成。此时，反熔丝元件420输出充电电流，使得节点a的电压上升；反熔丝元件430未输出充电电流，节点b的电压维持在低电平“lo”。在时间点tc，电源电压vdd改变为高电平“hi”，使得锁存器410将节点a电压调整至高电平“hi”，节点b的电压维持在低电平“lo”，并且完成载入动作。
同理，如果在时间点tb与时间点tc之间，反熔丝元件420未输出充电电流，而反熔丝元件430输出充电电流。则在时间点tc之后，锁存器410将节点a维持在低电平“lo”，节点b的电压调整至高电平“hi”，并且完成载入动作。
请参照图7，其所绘示为本发明存储器胞阵列示意图。将多个存储器胞c11～c33排列成3×3的存储器胞阵列，此存储器阵列可组成一个存储器中的一个区块(onesectorofthememory)。再者，每个存储器胞c11～c33可为本发明上述各种实施例的存储器胞。
在存储器胞阵列700中，每一列的存储器胞连接至相同的字线，每一行的存储器胞连接至相同的位线对(bitlinepair)。举例来说，第一列的存储器胞c11～c13皆连接至字线wl1；第一行的存储器胞c11～c31皆连接至位线bl1与反相位线blb1。
每个存储器胞c11～c33皆连接至相同的电源电压vdd、vss。再者，每个存储器胞c11～c33中的反熔丝控制线af与致能线en皆相互连接。当然，如果存储器胞c11～c33中包括隔离控制线iso，则隔离控制线iso也相互连接。
再者，本发明并不限定于存储器胞阵列的尺寸，在此领域的技术人员，可以根据本发明公开的内容来扩展成其他尺寸的存储器胞阵列。另外，在本发明的其他实施例中，反熔丝控制线af与致能线en并未完全连接在一起。例如，每一列各别连接一条反熔丝控制线af与一条致能线en。
另外，图7所示的存储器胞阵列700也可与传统的sram阵列结构相结合，用以扩展sram的容量。
请参照图8，其为本发明的存储器模块示意图。存储器模块800包括：解码电路810、控制电路820、阵列结构830、y多工器840、感测放大器与写入缓冲器850。其中，阵列结构830还包括：第一阵列结构832与第二阵列结构834。
在阵列结构830中，第二阵列结构834由sram的存储器胞所组成，而第一阵列结构832由本发明所公开的易失性与非易失性存储器胞所组成。亦即，图7所示的存储器胞结构700可运用于第一阵列结构832。
另外，解码电路810、控制电路820、第二阵列结构834、y多工器840、感测放大器与写入缓冲器850即组合成为传统的sram存储器模块。
根据本发明的实施例，将第一阵列结构832合并至第二阵列结构834形成存储器模块800的阵列结构830。在实际的应用上，将第一阵列结构832的位线连接至sram存储器模块的位线，并且将第一阵列结构832的字线连接至解码电路810的字线。如此，控制电路820即可运用传统sram存储器模块中的y多工器840、感测放大器与写入缓冲器850来存取第一阵列结构832。换句话说，存储器模块800的容量即被扩展。
由以上的说明可知，本发明的优点在于提出一种全新架构的存储器胞及其相关的存储器胞阵列。再者，存储器胞与存储器胞阵列可选择性地作为非易失性存储器来使用，或者作为易失性存储器来使用。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。