本申请要求2017年4月11日在韩国知识产权局递交的韩国专利申请10-2017-0046937的权益，通过引用将其公开合并在此作为参考。
技术领域
本公开涉及一种非易失性存储器件，更具体地涉及一种包括三维(3D)存储单元阵列在内的竖直非易失性存储器件。
背景技术：
存储器件可用于存储数据，并可以分类成易失性存储器件和非易失性存储器件。作为非易失性存储器件的示例的闪存器件可以应用于便携式电话、数码相机、个人数字助理(PDA)、可移动计算机设备、固定计算机设备和其他设备。竖直非易失性存储器件可以包括3D存储单元阵列和外围电路。在这一方面，在外围电路中包括的晶体管在形成3D存储单元阵列的过程中可能经受模应力。
技术实现要素：
根据本公开的一个方面，提出了一种非易失性存储器件，包括：存储单元阵列区域，其中多个存储单元竖直地堆叠在衬底上；以及页缓冲器区域，其中布置了第一页缓冲器和第二页缓冲器。所述存储单元阵列区域和所述第一页缓冲器之间的第一距离短于所述存储单元阵列区域和所述第二页缓冲器之间的第二距离。所述第一页缓冲器包括响应于第一控制信号驱动的第一晶体管。所述第二页缓冲器包括响应于与所述第一控制信号相对应的第二控制信号驱动的第二晶体管。对第一晶体管和第二晶体管的设计约束和工艺约束中的至少一项是不同的。
根据本公开的另一个方面，提出了一种非易失性存储器件，包括：存储单元阵列区域，其中多个存储单元竖直地堆叠在衬底上；以及页缓冲器区域，其中布置第一页缓冲器和第二页缓冲器。所述存储单元阵列区域和所述第一页缓冲器之间的第一距离短于所述存储单元阵列区域和所述第二页缓冲器之间的第二距离。所述第一页缓冲器包括响应于第一控制信号而驱动并具有第一尺寸的第一晶体管。所述第二页缓冲器包括响应于与第一控制信号相对应的第二控制信号而驱动的并且具有不同于第一尺寸的第二尺寸的第二晶体管。
根据本公开的另一个方面，提出了一种非易失性存储器件的制造方法，所述制造方法包括：形成存储单元阵列，其中存储单元竖直地堆叠在衬底上；形成包括具有第一张应力的第一晶体管在内的第一页缓冲器；以及形成包括具有第二张应力的第二晶体管在内的第二页缓冲器。用于形成第一晶体管的制造约束的第一值不同于用于形成第二晶体管的相同制造约束的第二值。选择制造约束的第一值和第二值以减小由于第一晶体管的第一张应力和第二晶体管的第二张应力的差异而在第一晶体管和第二晶体管之间存在的阈值电压差。
附图说明
从以下结合附图的详细描述中将更清楚地理解本公开的实施例，其中：
图1是根据实施例的非易失性存储器件的框图；
图2是在图1的存储单元阵列中包括的存储块的示例的等效电路图；
图3是图2的存储块的透视图；
图4详细示出了根据实施例的存储单元阵列和页缓冲器单元；
图5A是示出根据实施例的页缓冲器的示例的电路图；
图5B是示出施加到图5A的页缓冲器的控制信号的时序图；
图6是根据实施例的非易失性存储器件的布局；
图7是示出在图6的页缓冲区域中布置的第一页缓冲器和第二页缓冲器的示意性顶视图；
图8是根据实施例的页缓冲器区域的示例的布局；
图9A示出了在图8中的不同Y点处布置的页缓冲器中包括的晶体管的阈值电压分布；
图9B示出了在图8中的不同X点处布置的页缓冲器中包括的晶体管的阈值电压分布；
图10是示出根据实施例的非易失性存储器件的截面图；
图11示出了根据实施例的相对于页缓冲器位置的晶体管的阈值电压改进；
图12是根据实施例详细地示出页缓冲器单元的电路图；
图13是根据实施例的页缓冲器区域的示例的布局；
图14A示出了根据比较示例的页缓冲器区域；
图14B示出了根据实施例的页缓冲器区域；
图15A至图15D示出了根据实施例的在非易失性存储器件的制造过程中使用的离子注入掩模；
图16是示出根据实施例的存储器件的框图；以及
图17是示出包括根据实施例的存储器件的SSD系统的框图。
具体实施方式
图1是根据实施例的非易失性存储器件100的框图。参考图1，非易失性存储器件100可以包括存储单元阵列110、页缓冲器单元120、行解码器130、控制逻辑140和电压发生器150。尽管未示出，存储器件100还可以包括：数据输入/输出电路或输入/输出接口。
存储单元阵列110可以经由位线BL耦接到页缓冲器单元120，并且可以经由字线WL、串选择线SSL和接地选择线GSL耦接到行解码器130。存储单元阵列110可以包括多个NAND串。每个NAND串可以包括多个存储单元。例如，存储单元可以是闪存单元。在下文中，将通过描述存储单元是NAND闪存单元的情况来详细描述本公开的实施例。然而，本公开不限于此。存储单元可以是诸如电阻RAM(ReRAM)、相变RAM(PRAM)或磁RAM(MRAM)的电阻存储单元。
每个存储单元可以存储一个或多个位。具体地，每个存储单元可以是单电平单元(SLC)、多电平单元(MLC)或三电平单元(TLC)。在实施例中，在存储单元阵列110中包括的多个存储块BLK1至BLKz中的一些存储块可以是SLC块，而其它存储块可以是MLC块或TLC块。
存储单元阵列110可以包括三维(3D)存储单元阵列。每个NAND串可以包括每个连接到衬底上竖直堆叠的字线的存储单元。3D存储单元阵列可以单片地形成在具有在硅衬底上设置的有源区域和与存储单元的操作相关联的电路的存储单元阵列的一个或多个物理层中，其中这种相关联的电路可以在硅衬底之上或之内。术语“单片”意味着3D存储单元阵列的每个级别的层直接沉积在3D存储单元阵列的每个下层级别的层上。
在实施例中，3D存储单元阵列可以包括NAND串，其中至少一个存储单元沿竖直方向位于另一个存储单元上。至少一个存储单元可以包括电荷俘获层。通过引用将其全部内容并入的以下专利文献公开了用于3D存储器阵列的合适结构，其中3D存储器阵列被配置在多个级别处，其中字线和/或位线在级别之间共享：美国专利号7,679,13、8553466、8654587、8559235和美国专利公布号2011/0233648。
控制逻辑140可以基于从存储器控制器接收的命令CMD、地址ADDR和控制信号CTRL来输出用于将数据DATA写入存储单元阵列110或从存储单元阵列110读取数据DATA的各种控制信号。因此，控制逻辑140通常可以控制存储器件100的各种内部操作。具体地，控制逻辑140可以向电压发生器150提供电压控制信号CTRL_vol，向行解码器130提供行地址X-ADDR，并向页缓冲器单元120提供列地址Y-ADDR。然而本公开不限于此，并且控制逻辑140还可以向电压发生器150、行解码器130和页缓冲器单元120提供控制信号。
电压发生器150可以基于电压控制信号CTRL_vol，产生用于对存储单元阵列110执行编程操作、读取操作和擦除操作的各种电压。具体地，电压发生器150可以产生字线电压VWL，例如编程电压、读取电压、通过电压、擦除验证电压或程序验证电压。此外，电压发生器150还可以基于电压控制信号CTRL_vol产生串选择线电压和接地选择线电压。此外，电压发生器150还可以产生要提供给存储单元阵列110的擦除电压。
响应于行地址X-ADDR，行解码器130可以选择存储块BLK1至BLKz之一，选择所选存储块的字线WL之一，并且选择多个串选择行SSL之一。页缓冲器单元120可以响应于列地址Y-ADDR来选择一些位线BL。具体地，页缓冲器单元120可以根据操作模式作为写入驱动器或读出放大器操作。
页缓冲器单元120可以包括多个页缓冲器PB1至PBn。在实施例中，每个页缓冲器可以耦接到一条位线。在实施例中，每个页缓冲器可以连接到一个位线组，并且在一个位线组中包括的多个位线可以共享一个页缓冲器。例如，四条位线可以形成一个位线组，并且四条位线可以共享一个页缓冲器。
多个页缓冲器PB1至PBn中的每一个可以具有彼此基本相同的结构。具体地，多个页缓冲器PB1至PBn可以每一个包括执行相同等效功能的晶体管(例如，图4中的TRa至TRn)。在实施例中，用于晶体管的设计约束和工艺约束中的至少一个可以是不同的。这将参考图4更详细地描述。
图2是在图1的存储单元阵列110中包括的存储块BLKa的示例的等效电路图。
参考图2，存储块BLKa可以对应于存储块BLK1至BLKz之一，并且包括多个串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、多条接地选择线GSL1至GSL3、多条串选择线SSL1至SSL3以及公共源线CSL。根据实施例，可以不同地改变NAND串的数量、字线的数量、位线的数量、接地选择线的数量和串选择线的数量。
NAND串NS11、NS21和NS31可以设置在第一位线BL1和公共源极线CSL之间。NAND串NS12、NS22和NS32可以设置在第二位线BL2和公共源极线CSL之间。NAND串NS13、NS23和NS33可以设置在第三位线BL3和公共源极线CSL之间。NAND串中的每一个(例如NAND串NS11)可以包括可以串联连接的串选择晶体管SST、多个存储单元MC1至MC8以及接地选择晶体管GST。在下文中为了方便起见，将NAND串称作串。
串选择晶体管SST可以连接到与其对应的串选择线SSL1至SSL3。多个存储单元MC1至MC8可以分别连接到与其相对应的字线WL1至WL8。接地选择晶体管GST可以连接到与其对应的接地选择线GSL1至GSL3。串选择晶体管SST可以连接到与其对应的位线BL1至BL3。接地选择晶体管GST可以连接到公共源极线CSL。
在本实施例中，位于相同级别的字线(例如，WL1)可以彼此共同连接，串选择线SSL1至SSL3可以彼此分离，并且接地选择线GSL1至GSL3也可以彼此分离。尽管图2示出了在三个串选择线SSL1至SSL3之间共享位于同一级别的字线的情况，但是本公开不限于此。例如，位于相同级别的字线可以在两个串选择行之间共享。对于另一个示例，位于相同级别的字线可以在四个串选择行中共享。
尽管图2示出了每个串可以包括一个串选择晶体管SST的情况，但是本公开不限于此。每个串可以包括串联连接的上部串选择晶体管和下部串选择晶体管。同样，尽管图2示出了每个串可以包括一个接地选择晶体管GST的情况，但是本公开不限于此。每个串可以包括串联连接的上部接地选择晶体管和下部接地选择晶体管。在这种情况下，上部接地选择晶体管可以连接到与其对应的接地选择线GSL1至GSL3，而下部接地选择晶体管可以共同连接到公共接地选择线。
图3是图2的存储块BLKa的透视图。
参考图3，可以沿衬底SUB的竖直方向设置存储块BLKa。尽管图3示出了存储块BLKa可以包括两个选择线GSL和SSL、八个字线WL1至WL8以及三个位线BL1至BL3，存储块BLKa实际上可以包括比上述那些更多或更少的选择线、字线和位线。
衬底SUB可以具有第一导电类型(例如，p型)。公共源极线CSL可以设置在衬底SUB上并且沿X方向延伸，并且可以掺杂有第二导电类型(例如，n型)的杂质。可以在两个相邻的公共源极线CSL之间的衬底SUB的区域上设置多个绝缘层IL，多个绝缘层IL可以沿X方向延伸，可以沿Z方向依次设置，并且可以沿Z方向彼此间隔开预定的距离。例如，多个绝缘层IL可以包括绝缘材料，例如氧化硅。
可以在两个相邻的公共源极线CSL之间的衬底SUB的区域上设置多个柱P，多个柱P可以沿X方向依次布置，并且可以沿Z方向穿透多个绝缘层IL。例如，多个柱P可以穿透多个绝缘层IL并接触衬底SUB。具体地，每个柱P的表面层S可以包括第一类型的硅材料并且用作沟道区域。同时，每个柱P的内层I可以包括绝缘材料或气隙。
可以在两个相邻的公共源极线CSL之间沿绝缘膜IL、柱P和衬底SUB的暴露表面设置电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(也称为“隧道绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，也可以在两个相邻的公共源极线CSL之间的区域中的电荷存储层CS的暴露表面上设置诸如选择线GSL和SSL以及字线WL1至WL8的栅电极GE。
漏极触点DR可以分别设置在多个柱P上。例如，漏极触点DR可以包括掺杂有具有第二导电类型的杂质的硅材料。位线BL1至BL3可以设置在漏极DR上，可以沿Y方向延伸，并且可以沿X方向彼此隔开预定的距离。
图4详细示出了根据实施例的存储单元阵列110和页缓冲器单元120。
参考图4，存储单元阵列110可以包括第一至第n NAND串NS1至NSn，并且页缓冲器单元120可以包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1可以通过第一位线BL1连接至第一NAND串NS1。第二页缓冲器PB2可以通过第二位线BL2连接至第二NAND串NS2。第n页缓冲器PBn可以通过第n位线BLn连接至第n NAND串NSn。
在实施例中，第一页缓冲器PB1至第n页缓冲器PBn可以沿着第一方向(例如，Y方向)彼此相邻。因此，第一页缓冲器PB1可以最靠近存储单元阵列110，并且第二页缓冲器PB2可以与存储单元阵列110次相邻。如上所述，第一页缓冲器PB1至第n页缓冲器PBn可以布置在沿Y方向的不同位置，因此从存储单元阵列110到第一页缓冲器PB1至第n页缓冲器PBn的距离可以彼此不同。
第一页缓冲器PB1至第n页缓冲器PBn可以分别包括执行相应的相同功能的第一至第n晶体管TRa至TRn。具体地说，在对存储单元阵列110中包括的存储单元进行读写操作时，第一至第n晶体管TRa至TRn可以分别执行与第一页缓冲器PB1至第n页缓冲器PBn相同的相应功能。因此，第一至第n晶体管TRa至TRn可以称作相同目的晶体管。
可以分别根据相应的第一至第n控制信号CON1至CONn驱动第一至第n晶体管TRa至TRn。可以从控制逻辑(例如，图1中的140)接收第一至第n控制信号CON1至CONn。在实施例中，在激活第一页缓冲器PB1至第n页缓冲器PBn的时段内，第一至第n控制信号CON1至CONn的电压电平可以彼此相等。然而，本公开不限于此。在一些实施例中，在激活第一页缓冲器PB1至第n页缓冲器PBn的时段的一部分中，第一至第n控制信号CON1至CONn的电压电平可以彼此不同。
根据实施例，第一至第n晶体管TRa至TRn的设计约束可以彼此不同。在实施例中，设计约束可以是晶体管尺寸，并且第一至第n晶体管TRa至TRn的尺寸可以彼此不同。例如，第一晶体管TRa的宽度可以不同于第二晶体管TRb的宽度。例如，第二晶体管TRa的长度可以不同于第二晶体管TRb的长度。稍后将参考图7和图11进行描述。在实施例中，设计约束可以是布局中的布置，并且第一至第n晶体管TRa至TRn可以布置在其中设置页缓冲器PB1至PBn的区域中的不同位置处。稍后将参考图12和图14B进行描述。
根据实施例，第一至第n晶体管TRa至TRn的工艺约束可以彼此不同。在实施例中，工艺约束可以是应用于用于晶体管形成的离子注入处理的注入浓度，并且第一至第n晶体管TRa至TRn的注入浓度可以不同。例如，第一晶体管TRa的第一注入浓度可以高于第二晶体管TRb的第二注入浓度。
图5A是示出根据实施例的页缓冲器PB的示例的电路图。
参考图5A，页缓冲器PB可以对应于图4的第一页缓冲器PB1至第n页缓冲器PBn之一。第一页缓冲器PB1至第n页缓冲器PBn可以具有基本相同的结构。页缓冲器PB可以包括连接到感测节点SO的预充电电路PC、感测锁存器SL、数据锁存器DL和高速缓存锁存器CL。可以根据存储在存储单元中的数据比特来改变数据锁存器DL的数量。页缓冲器PB还可以包括位线选择晶体管TR1、位线电压控制晶体管TR2、预充电晶体管TR3和监控晶体管TR4至TR6。监控晶体管TR5的栅极由监控控制信号MON_D控制，并且监控晶体管TR6的栅极由监控控制信号MON_C控制。
在页缓冲器PB中，预充电电路PC、位线电压控制晶体管TR2、预充电晶体管TR3、监控晶体管TR4和TR5、感测锁存器SL和数据锁存器DL可以构成主单元MU。主单元MU可以包括页缓冲器PB中的主晶体管。在本说明书中，“页缓冲器”实际上可以指代“主单元”。由于将位线选择晶体管TR1实现为高电压晶体管，所以在多个页缓冲器中包括的高电压晶体管可以布置在与主单元MU不同的阱区中。此外，由于高速缓存锁存器CL直接连接到数据线，所以在多个页缓冲器中包括的高速缓存锁存器可以布置在页缓冲区域的下端。
页缓冲器PB可以经由位线BL连接到NAND串。页缓冲器PB验证在编程操作期间，是否对NAND串中包括的存储单元中所选的存储单元完全编程。具体地，页缓冲器PB在程序验证操作期间将通过位线BL感测的数据存储在感测锁存器SL中。设置数据锁存器DL，其中根据在感测锁存器SL中存储的感测数据来存储目标数据。例如，如果感测数据表示已经完成编程，则数据锁存器DL在随后的编程环路中切换到针对所选的存储单元的编程禁止设置。
页缓冲器PB可以从控制逻辑(例如，图1中的140)接收用于将在感测锁存器SL中存储的数据存储到数据锁存器DL中的设置脉冲SP。响应于设置脉冲SP，页缓冲器PB可以根据在感测锁存器SL中存储的数据来设置数据锁存器DL。高速缓存锁CL可以临时地存储从外部提供的输入数据DATA。在编程操作期间，可以将在高速缓存锁CL中存储的目标数据存储在数据锁存器DL中。
图5B是示出施加到图5A的页缓冲器PB的控制信号的时序图。
参考图5A和图5B，在时间T0，提供低电平(例如0V)的预充电控制信号LOAD以便对感测节点SO进行预充电。因此，预充电晶体管TR3可以导通，并且感测节点SO的电压电平可以上升到电源电压电平(例如，VDD)。此外，位线电压控制信号BLSHF转换到电源电压电平(例如，VDD)，以便对连接至感测节点SO的位线BL进行预充电。因此，位线电压控制晶体管TR2可以导通，并且位线BL的电压电平可以上升到预定的位线电压。执行位线BL的预充电操作直到预充电晶体管TR3关断为止。此时，可以将位线钳位控制信号BLCLAMP、接地控制信号SOGND和监控控制信号MON_S设置到低电平(例如，0V)，并且位线建立控制信号BLSETUP可以设置到电源电压电平(例如VDD)。
在时间T1，感测节点SO的发展操作进行。预充电控制信号LOAD和监控控制信号MON_S转换到用于感测节点SO的发展的电源电压电平(例如，VDD)。因此，可以与所选的存储单元的编程状态相对应地减小感测节点SO的电压，并且可以将感测节点SO的电压存储在感测锁存器SL中。在时间T2，可以根据在感测锁存器SL中存储的数据将数据锁存在数据锁存器DL中。此时，可以顺序地施加用于第一页缓冲器PB1至第n页缓冲器PBn的数据锁存器DL的设置脉冲SP1至SPn。
在实施例中，在每个页缓冲器中包括的相同目的晶体管可以包括：施加位线电压控制信号BLSHF的位线电压控制晶体管TR2；施加预充电控制信号LOAD的预充电控制晶体管TR3；分别施加位线建立信号BLSETUP、位线钳位控制信号BLCLAMP、接地控制信号SOGND和监控控制信号MON_S的晶体管；或者在感测锁存器SL中包括的晶体管。此时，施加到不同页缓冲器中包括的相同目的晶体管的控制信号的电压电平可以相同。
在实施例中，在每个页缓冲器中包括的相同目的晶体管可以是施加设置脉冲SP1至SPn的晶体管。此时，施加到不同页缓冲器中包括的相同目的晶体管的控制信号的电压电平可以彼此不同。
图6是根据实施例的非易失性存储器件200的布局。
参考图6，非易失性存储器件200可以包括存储单元阵列区域210、页缓冲区域220、行解码器区域230和外围电路区域240。在存储单元阵列区域210中，多个竖直堆叠的存储单元可以布置在衬底上。例如，图1的存储单元阵列110可以布置在存储单元阵列区域210中。页缓冲器区域220可以沿第一方向(例如，Y方向)与存储单元阵列区域210相邻，并且可以布置多个页缓冲器。例如，图1的页缓冲器单元120可以布置在页缓冲器区域220中。
同样，图1的行解码器130可以布置在行解码器区域230中，并且图1的控制逻辑140和电压产生部分150可以布置在外围电路区域240中。下面将描述补偿在页缓冲器区域220中布置的晶体管的阈值电压变化的各种方法。然而本公开不限于此。还可以应用根据本公开的各种实施例来补偿在行解码器区域230和外围电路区域240中布置的晶体管的阈值电压变化。
图7是示出在图6的页缓冲器区域220中布置的第一页缓冲器71和第二页缓冲器72的示意性顶视图。
参考图7，第一页缓冲器71和存储单元阵列区域210之间的沿第一方向的第一距离D1可以短于第二页缓冲器72和存储单元阵列区域210之间的沿第一方向的第二距离D2。换句话说，第一页缓冲器71可以是与存储单元阵列区域210相邻的上部缓冲器的示例，并且第二页缓冲器72可以是在存储单元阵列区域210中间隔开的下部页缓冲器的示例。
第一页缓冲器71和第二页缓冲器72可以分别包括第一晶体管711和第二晶体管721。第一晶体管711和第二晶体管721可以在第一页缓冲器71和第二页缓冲器72中执行相同的功能。因此，第一晶体管711和第二晶体管721可以称作相同目的晶体管或相同功能晶体管。
具体地，第一晶体管711可以包括源极S1、栅极G1和漏极D1，并且可以响应于第一控制信号而驱动。第二晶体管721可以包括源极S2、栅极G2和漏极D2，并且可以响应于对应于第一控制信号的第二控制信号而驱动。例如，第一控制信号和第二控制信号可以是图4的位线电压控制信号BLSHF，并且第一晶体管711和第二晶体管721可以是位线电压控制晶体管TR2。此时，当激活第一页缓冲器71和第二页缓冲器72时，第一控制信号和第二控制信号可以具有相同的电压电平。
为了将存储单元竖直地布置在存储单元阵列区域210中，可以执行步进铸模结构形成工艺。由于在该工艺期间发生模应力，晶体管的阈值电压变化可以根据页缓冲器区域220中的页缓冲器的位置而发生。在下文中，将详细描述根据页缓冲器的位置的晶体管的阈值电压变化的原因及其具体方面。
具体地说，在页缓冲器区域220中，当由于晶片翘曲引起的全局应力方向和由于芯片翘曲引起的局部应力的方向相同时，布置在页缓冲区域220的下端的第二页缓冲器72中的第二晶体管721可能具有较大的张应力。因此，当第一晶体管711和第二晶体管721是n沟道金属氧化物半导体(NMOS)晶体管时，第二晶体管721的阈值电压可以低于第一晶体管711的阈值电压。同时，当第一晶体管711和第二晶体管721是p沟道金属氧化物半导体(PMOS)晶体管，第二晶体管721的阈值电压可以高于第一晶体管711的阈值电压。
当晶体管处于拉伸状态时，可能会增强杂质扩散，例如硼扩散现象。在页缓冲区域220的下端布置的第二晶体管721的硼扩散量可以大于在页缓冲区域220的上端布置的第一晶体管711的硼扩散量。因此，当第一晶体管711和第二晶体管721是NMOS晶体管，第二晶体管721的阈值电压可以低于第一晶体管711的阈值电压。同时，当第一晶体管711和第二晶体管721是PMOS晶体管时，第二晶体管721的阈值电压可以高于第一晶体管711的阈值电压。
图8是根据实施例的页缓冲器区域220a的示例的布局。
参考图8，页缓冲器区域220a可以对应于图6的页缓冲器区域220的示例。例如，页缓冲区域220a可以包括沿第二方向(例如，X方向)相邻的第一页缓冲器单元PBU1至第三页缓冲器单元PBU3。第一页缓冲器单元PBU1可以包括沿第一方向(例如，Y方向)相邻的第一页缓冲器PB1_L至第八页缓冲器PB8_L。第二页缓冲器单元PBU2可以包括沿第一方向相邻的第一页缓冲器PB1_C至第八页缓冲器PB8_C。第三页缓冲器单元PBU3可以包括沿第一方向相邻的第一页缓冲器PB1_R至第八页缓冲器PB8_R。
图9A示出了在图8中不同Y点处布置的页缓冲器中包括的晶体管的阈值电压分布。图9B示出了在图8中的不同X点处布置的页缓冲器中包括的晶体管的阈值电压分布。例如，图9A和图9B可以示出在每个页缓冲器中包括的位线电压控制晶体管(例如，图4中的TR2)的阈值电压分布。
参考图8和图9A，横轴表示晶体管的阈值电压(Vth)，以及纵轴表示晶体管的数量。第一分布91表示在沿第一方向相距存储单元阵列区域的距离小于第一值的页缓冲器(例如，PB1_L至PB2_R)中包括的晶体管的分布，第二分布92表示在沿第一方向相距存储单元阵列区域的距离大于或等于第一值且小于第二值的页缓冲器(例如，PB3_L至PB4_R)中包括的晶体管的分布，第三分布93表示在沿第一方向相距存储单元阵列区域的距离大于或等于第二值并且小于第三值的页缓冲器(例如，PB5_L至PB6_R)中包括的晶体管的分布，以及第四分布94表示在沿第一方向相距存储单元阵列区域的距离等于或大于第三值的页缓冲器(例如，PB7_L至PB8_R)中包括的晶体管的分布。作为第一分布91和第四分布94之间的阈值电压偏斜的第一偏斜ΔV1可以相对较大。例如，第一偏斜ΔV1可以为约90mV。
参考图8和图9B，横轴表示晶体管的阈值电压(Vth)，以及纵轴表示晶体管的数量。第五分布95表示位于页缓冲区域220a中的中央区域中的页缓冲器(例如，PB1_C、PB2_C等)中包括的晶体管的分布。第六分布96表示在页缓冲区域220a中的边缘区域中布置的页缓冲器(例如，PB1_L、PB2_L等)中包括的晶体管的分布。作为第五分布95和第六分布96之间的阈值电压偏斜的第二偏斜ΔV2可以相对较小。例如，第二偏斜ΔV2可以是约5mV。
如上所述，在页缓冲区域220a中，根据页缓冲器沿Y方向的位置的晶体管的阈值电压的变化(即，第一偏斜ΔV1)可以远大于根据页缓冲器沿X方向的位置的晶体管的阈值电压的变化(即，第二偏斜ΔV2)。因此，下面将描述对根据页缓冲器沿Y方向的位置而变化的晶体管的阈值电压进行补偿的各种方法。然而，本公开不仅可以应用于布置在沿Y方向的不同位置的页缓冲器，还可以应用于布置在沿X方向的不同位置的页缓冲器。
图10是示出根据实施例的非易失性存储器件的截面图。例如，图10可以对应于沿图7中的线X-X’得到的截面图。
参考图7和图10，衬底SUB可以划分为存储单元阵列区域210和页缓冲区域220。可以在存储单元阵列区域210中形成包括层间绝缘膜IL、栅电极GE和沟道孔CH的堆叠结构在内的存储单元阵列。页缓冲器区域220可以包括第一晶体管711和第二晶体管712，所述第一晶体管711包括栅电极G1、源极S1和漏极D1，所述第二晶体管712包括栅电极G2、源极S2和漏极D2。触点CT可以分别形成在栅电极G1和G2、源极S1和S2以及漏极D1和D2上。金属图案MT可以分别形成在触点CT上。
在实施例中，第一晶体管711和第二晶体管721可以是NMOS晶体管。第一晶体管711和第二晶体管721可以分别包括在第一页缓冲器和第二页缓冲器中，并且可以执行相同的功能。在实施例中，第一晶体管711的第一沟道长度L1可以小于第二晶体管721的第二沟道长度L2。在实施例中，第一晶体管711的第一宽度可以小于第二晶体管721的第二宽度。在实施例中，第一晶体管711的第一沟道长度L1和第一宽度可以分别小于第二晶体管721的第二沟道长度L2和第二宽度。
如上所述，在与存储单元阵列区域210相对地相邻的第一页缓冲器中包括的第一晶体管711的第一尺寸可以小于在与存储单元阵列区域210相对地远离的第二页缓冲器中包括的第二晶体管712的第二尺寸。晶体管的尺寸越小阈值电压越小，尺寸越大阈值电压增加越多。因此，可以降低第一晶体管711的阈值电压，从而减小第一晶体管711和第二晶体管721之间的阈值电压变化。如上所述，根据本实施例，第一晶体管711和第二晶体管721的尺寸可以不同地确定，从而补偿第一晶体管711和第二晶体管721之间的阈值电压改变。
尽管未示出，第一晶体管711和第二晶体管721可以对应于第一PMOS晶体管和第二PMOS晶体管。第一PMOS晶体管和第二PMOS晶体管可以分别包括在第一页缓冲器和第二页缓冲器中，并且可以执行相同的功能。在实施例中，第一PMOS晶体管的第一沟道长度可以大于第二PMOS晶体管的第二沟道长度。在实施例中，第一PMOS晶体管的第一宽度可以大于第二PMOS晶体管的第二宽度。在实施例中，第一PMOS晶体管的第一沟道长度和第一宽度可以分别大于第二PMOS晶体管的第二沟道长度和第二宽度。
如上所述，在与存储单元阵列区域210相对地相邻的第一页缓冲器中包括的第一PMOS晶体管的第一尺寸大于在与存储单元阵列区域210相对地远离的第二页缓冲器中包括的第二PMOS晶体管的第二尺寸。晶体管的尺寸越小阈值电压越小，并且尺寸越大阈值电压增加越多。因此，可以增加第一PMOS晶体管的阈值电压，从而减小第一PMOS晶体管和第二PMOS晶体管之间的阈值电压变化。如上所述，根据本实施例，可以不同地确定第一PMOS晶体管和第二PMOS晶体管的尺寸，从而补偿第一PMOS晶体管和第二PMOS晶体管之间的阈值电压改变。
图11示出了根据实施例的相对于页缓冲器的位置的晶体管的阈值电压改进。
参考图11，横轴表示页缓冲器的位置，即沿Y方向的晶体管，纵轴表示晶体管的阈值电压。第一种情况111表示当在每个页缓冲器中执行相同功能的晶体管(例如，图4中的TR2)的尺寸相同时相对于页缓冲器的位置的晶体管的阈值电压。此时，与存储单元阵列区域相邻的晶体管的阈值电压和与存储单元阵列区域间隔开的晶体管的阈值电压之间的差异相对较大。
第二种情况112表示当根据本实施例调整每个页缓冲器中执行相同功能的晶体管(例如，图4中的TR2)的尺寸时相对于页缓冲器的位置的晶体管的阈值电压。此时，与存储单元阵列区域相邻的晶体管的阈值电压和与存储单元阵列区域间隔开的晶体管的阈值电压之间的差异与第一种情况111相比较小。因此可以看出，对相对于页缓冲器的位置的晶体管的阈值电压改变进行补偿。
图12是详细地示出根据实施例的页缓冲器单元PBU的电路图。
参考图12，页缓冲器单元PBU可以对应于图1的页缓冲器单元120的示例，并且可以包括第一页缓冲器PB1至第n页缓冲器PBn。在本实施例中，可以根据页缓冲器区域中的位置(即根据布局)将在页缓冲器单元PBU中包括的多个组件识别为高电压单元HU、主单元MU和高速缓存单元CU。
高电压单元HU可以包括在第一页缓冲器PB1至第n页缓冲器PBn中的每一个中包括的高电压晶体管，例如第一位线选择晶体管TR11至第n位线选择晶体管TR1n。可以分别根据第一位线选择信号BLSLT1至第n位线选择信号BLSLTn来控制第一至第n位线选择晶体管。在实施例中，第一位线选择信号BLSLT1至第n位线选择信号BLSLTn的电压电平可以相同。然而本公开不限于此。在一些实施例中，第一位线选择信号BLSLT1至第n位线选择信号BLSLTn的电压电平可以彼此不同。单独的位线选择信号在图5中由BLSLT表示。高速缓存单元CU可以分别包括第一页缓冲器PB1至第n页缓冲器PBn中包括的第一高速缓存CL1至第n高速缓存CLn。通过数据线DL1至DLn，第一高速缓存锁存器CL1至第n高速缓存锁存器CLn相对于页缓冲器单元PBA在外部传送数据DATA。
主单元MU可以包括分别在第一页缓冲器PB1至第n页缓冲器PBn中包括的第一主单元MU1至第n主单元MUn。例如，除了第一位线选择晶体管TR11和第一高速缓冲存储器CL1之外，第一主单元MU1可以包括第一页缓冲器PB1中的其他组件。例如，第一主单元MU1至第n主单元MUn中的每一个可以具有与图5A的主单元MU基本上相似的结构。
第一主单元MU1至第n主单元MUn可以分别至少包括第一位线电压控制晶体管TR21至第n位线电压控制晶体管TR2n。可以根据第一位线电压控制信号BLSHF1至第n位线电压控制信号BLSHFn分别控制第一位线电压控制晶体管TR21至第n位线电压控制晶体管TR2n。在实施例中，第一位线电压控制信号BLSHF1至第n位线电压控制信号BLSHFn的电压电平可以相同。然而本公开不限于此。在一些实施例中，第一位线电压控制信号BLSHF1至第n位线电压控制信号BLSHFn的电压电平可以彼此不同。
图13是根据实施例的页缓冲器区域220b的示例的布局。参考图13，页缓冲器区域220b可以包括高电压区域221、主区域222和高速缓存区域223。例如，高电压区域221、主区域222和高速缓存区域223可以分别对应于图12中的高电压单元HU、主单元MU和高速缓存单元CU。
具体地，高电压单元HU可以布置在高电压区域221中，并且高电压单元HU可以包括例如第一至第n位线选择晶体管(图12的TR11至TR1n)。第一主单元MU1至第n主单元MUn可以在主区域222中沿第一方向(例如，Y方向)排列成行。在高速缓存区域223中，第一高速缓存锁存器CL1至第n高速缓存锁存器CLn可以沿第一方向排列成行。
图14A示出了根据比较示例的页缓冲器区域300，而图14B示出了根据实施例的页缓冲器区域400。
参考图14A，页缓冲器区域300可以包括沿第一方向排列成行的第一主单元310a至第n主单元310n以及第一高速缓存锁存器320a至第n高速缓存锁存器320n。第一主单元310a至第三主单元310c可以分别包括分别连接至第一位线BL1至第三位线BL3的第一晶体管311a至311c。第一主单元310a至第三主单元310c还可以包括分别连接至第一信号线SOC1至第三信号线SOC3的第二晶体管312a至312c。
例如，第一晶体管311a至311c可以对应于位线电压控制晶体管。在下文中，第一晶体管311a至311c将被称作位线电压控制晶体管311a至311c。例如，第二晶体管312a至312c可以对应于传输晶体管。在下文中，第二晶体管312a至312c将被称作传输晶体管312a至312c。可以由传输晶体管控制信号SO_PASS来控制每个传输晶体管312a至312c。
第一主单元310a可以包括与存储单元阵列区域(例如，图6中的210)相邻的第一接口IF1和与第一接口IF1相对的第二接口IF2。位线电压控制晶体管311a布置成与第一接口IF1相邻。传输晶体管312a布置成与第二接口IF2相邻。第二主单元310b具有与第一主单元310a相邻的第三接口IF3和与第三接口IF3相对的第四接口IF4。位线电压控制晶体管311b可以布置成与第四接口IF4相邻。传输晶体管312b布置成与第三接口IF3相邻。这样，第一主单元310a和第二主单元310b可以具有镜像布局结构。第三主单元310c具有与第二主单元310b相邻的第五接口IF5和与第五接口IF5相对的第六接口IF6。位线电压控制晶体管311c可以布置成与第五接口IF5相邻。传输晶体管312c布置成与第六接口IF6相邻。这样，第三主单元310b和第三主单元310c可以具有镜像布局结构。
在包括三维(3D)存储单元阵列的非易失性存储器件中，每个页缓冲器中包括的晶体管的阈值电压由于模应力而可以根据每个页缓冲器的位置(即，PB位置)而彼此不同。例如，在第一主单元310a中包括的位线电压控制晶体管311a的阈值电压TH1a与在第n主单元310n中包括的位线电压控制晶体管的阈值电压THan之间的差异(即，失配M1)可以相当大。
参考图14B，页缓冲器区域400可以包括沿第一方向排列成行的第一主单元410a至第n主单元410n以及第一高速缓存锁存器420a至第n高速缓存锁存器420n。第一主单元410a至第三主单元410c可以分别包括分别连接至第一位线BL1至第三位线BL3的第一晶体管411a至411c。第一主单元410a至第三主单元410c还可以分别包括分别连接至第一信号线SOC1至第三信号线SOC3的第二晶体管412a至412c。
例如，第一晶体管411a至411c可以对应于位线电压控制晶体管。在下文中，第一晶体管411a至411c将被称作位线电压控制晶体管411a至411c。例如，第二晶体管412a至412c可以对应于传输晶体管。在下文中，第二晶体管412a至412c将被称作传输晶体管412a至412c。每个传输晶体管412a至412c可以由传输晶体管控制信号SO_PASS来控制。然而，本公开不限于位线电压控制晶体管和传输晶体管。
第一主单元410a可以具有与存储单元阵列区域(例如，图6中的210)相邻的第一接口IF1和与第一接口IF1相对的第二接口IF2。位线电压控制晶体管411a可以布置成更靠近第一接口IF1和第二接口IF2中的第二接口IF2。因此，位线电压控制晶体管411a位于比图14A的位线电压控制晶体管311a的更下端处。
根据本实施例，位线电压控制晶体管411a和存储单元阵列区域之间沿第一方向的距离大于图14A的位线电压控制晶体管311a和存储单元阵列区域之间沿第一方向的距离。因此，位线电压控制晶体管411a上的张应力可以降低，并且位线电压控制晶体管411a的阈值电压TH1b可以低于图14A的位线电压控制晶体管311a的阈值电压TH1a。因此，例如可以相对于位线电压控制晶体管311a和311b之间的阈值电压变化(即，TH1a-TH2a)减小位线电压控制晶体管411a和411b之间的阈值电压变化(即，TH1b-TH2b)。
第二主单元410b可以具有与第一主单元410a相邻的第三接口IF3和与第三接口IF3相对的第四接口IF4，并且位线电压控制晶体管411b可以布置成更靠近第三接口IF3和第四接口IF4中的第三接口IF3。结果，位线电压控制晶体管411b位于沿第一方向比图14A的位线电压控制晶体管311b更靠近存储单元阵列区域。
根据本实施例，位线电压控制晶体管411b与存储单元阵列区域之间沿第一方向的距离小于图14A的位线电压控制晶体管311b和存储单元阵列区域之间沿第一方向的距离。因此，位线电压控制晶体管411b上的张应力可能增加，并且位线电压控制晶体管411b的阈值电压TH2b可以高于图14A的位线电压控制晶体管311b的阈值电压TH2a。因此，例如可以减少位线电压控制晶体管411a和411b之间的阈值电压变化(即，TH1b-TH2b)。
根据本实施例，可以改变晶体管的位置，例如在页缓冲器区域400中具有大的阈值电压变化的位线电压控制晶体管411a至411c的位置，因此可以根据页缓冲器的位置对位线电压控制晶体管411a至411c的阈值电压变化进行补偿。与图14A中的失配M1相比，大大地减小了第一主单元410a中包括的位线电压控制晶体管411a的阈值电压TH1b与在第n主单元410n中包括的位线电压控制晶体管的阈值电压THnb之间的差异(即，失配M2)。
在图14B中，页缓冲器区域400包括主单元410a至410n和高速缓存锁存器420a至420n，但是本公开不限于此。在一些实施例中，主单元410a和高速缓存锁存器420a可以沿第一方向彼此相邻地布置。在这种情况下，位线电压控制晶体管411a可以布置成远离存储单元阵列区域。结果，可以减小位线电压控制晶体管411a和411b之间的阈值电压变化。
在图14A和图14B中，描述了第一晶体管311a和411a是例如NMOS晶体管的位线电压控制晶体管的情况，但是本公开不限于此。在一些实施例中，根据页缓冲器的位置具有大的阈值电压变化的晶体管可以是PMOS晶体管(例如，图5A中的TR3)。此时，参考图14B如上所述的本实施例也可以应用于PMOS晶体管。
图15A至图15D示出根据实施例的在非易失性存储器件500的制造过程中使用的离子注入掩模。
参考图15A，非易失性存储器件500可以包括存储单元阵列区域510和页缓冲器/外围电路区域520。在存储单元阵列区域510中，多个存储单元可以竖直地堆叠在衬底上。例如，图1的存储单元阵列110可以布置在存储单元阵列区域510中。页缓冲器/外围电路区域520可以沿第一方向(例如，Y方向)与存储单元阵列区域510相邻，并且可以布置多个页缓冲器和外围电路。例如，图1的页缓冲器单元120、控制逻辑140和电压发生器150可以布置在页缓冲器/外围电路区域520中。
多个晶体管可以布置在页缓冲器/外围电路区域520中。例如，第一NMOS晶体管521和第二NMOS晶体管522以及第一PMOS晶体管523和第二PMOS晶体管524可以布置在页缓冲器/外围电路区域520中。第一NMOS晶体管521和第一PMOS晶体管523可以布置成与存储单元阵列区域510相邻，并且第二NMOS晶体管522和第二PMOS晶体管524可以与存储单元阵列区域510间隔开。
由于在存储单元阵列区域510中形成3D存储单元的过程中发生模应力，根据相距存储单阵列510的距离，可以在页缓冲器/外围电路区域520中包括的多个晶体管中不同地发生硼扩散现象。具体地，在第一NMOS晶体管521和第二NMOS晶体管522的情况下，当相距存储单元阵列区域510的距离增加时，沟道区域中的硼扩散现象可能增强，因此可以减小阈值电压。因此，第一NMOS晶体管521的阈值电压可以高于第二NMOS晶体管522的阈值电压。另一方面，在第一PMOS晶体管523和第二PMOS晶体管524的情况下，当相距存储单元阵列区域510的距离增加时，源极/漏极区域的硼扩散现象可能增强，因此增加了阈值电压。因此，第一PMOS晶体管523的阈值电压可以低于第二PMOS晶体管524的阈值电压。
参考图15B，非易失性存储器件500a可以包括存储单元阵列区域510和页缓冲器/外围电路区域520。至少两个第一掩模MK1a和第二掩模MK1b可以用于执行离子注入工艺，用于在页缓冲器/外围电路区域520中形成多个晶体管。例如，第一掩模MK1a可以用于形成与存储单元阵列区域510相邻的晶体管，并且第二掩模MK1b可以用于形成与存储单元阵列区域510间隔开的晶体管。如上所述，通过根据与页缓冲器/外围电路区域520中的存储器阵列区域510的距离来应用至少两个第一掩模MK1a和第二掩模MK1b，应用第一掩模MK1a的区域以及应用第二掩模MK1b的区域的离子注入浓度可以彼此不同。
参考图15C，非易失性存储器件500b可以包括存储单元阵列区域510和页缓冲器/外围电路区域520。至少两个第一掩模MK2a和第二掩模MK2b可以用于执行离子注入工艺，用于形成页缓冲器/外围电路区域520中的多个晶体管。例如，第一掩模MK2a可以用于在页缓冲器/外围电路区域520的内部区域中形成与存储单元阵列区域510相邻的晶体管，而第二掩模MK2b可以用于在缓冲器/外围电路区域520的外部区域中形成与存储单元阵列区域510相邻的晶体管以及形成与存储单元阵列区域510间隔开的晶体管。因此，应用第一掩模MK2a的区域和应用第二掩模MK2b的区域的离子注入浓度可以彼此不同。
参考图15D，非易失性存储器件500c可以包括存储单元阵列区域510和页缓冲器/外围电路区域520。至少两个第一掩模MK3a和第二掩模MK3b可以用于执行离子注入工艺以形成页缓冲器/外围电路区域520中的多个晶体管。例如，掩模MK3a可以用于形成与存储单元阵列区域510相邻的晶体管，而掩模MK3b可以用于形成与存储单元阵列区域510间隔开的晶体管。在这种情况下，应用第一掩模MK3a的区域的离子注入剂的数量和应用第二掩模MK3b的区域的离子注入剂的数量可以不同，因此应用第一掩模MK3a的区域和应用第二掩模MK3b的区域中的离子注入浓度可以彼此不同。
图16是示出根据实施例的存储器件100’的框图。
参考图16，非易失性存储器件100’可以包括存储单元阵列110、页缓冲器单元120’、行解码器130、控制逻辑140和电压发生器150。非易失性存储器件100’对应于图1的非易失性存储器件100的修改实施例。以上参考图1至图15D提供的描述也可以应用于本实施例，并且将省略其冗余描述。
根据本实施例，页缓冲器单元120’可以包括至少两个页缓冲器组，例如第一页缓冲器组120a和第二页缓冲器组120b。例如，页缓冲器单元120’可以包括沿第一方向(例如，图8的Y方向)相邻的多个页缓冲器(例如，图8的PB1_L至PB8_L)。此时，第一页缓冲器组120a可以包括相对靠近存储单元阵列110的页缓冲器(例如，PB1_L至PB4_L)，并且第二页缓冲器组120b可以包括相对远离存储单元阵列110的页缓冲器(例如，PB5_L至PB8_L)。
在实施例中，分别在第一页缓冲器组120a中包括的并且执行相同功能的第一晶体管(例如，位线电压控制晶体管)具有第一尺寸，并且分别在第二页缓冲器组120a中包括的并且执行与第一晶体管相同的功能的第二晶体管可以具有与第一尺寸不同的第二尺寸。例如，当第一晶体管和第二晶体管是NMOS晶体管时，第一尺寸可以小于第二尺寸。例如，当第一晶体管和第二晶体管是PMOS晶体管时，第一尺寸可以大于第二尺寸。
在实施例中，分别在第一页缓冲器组120a中包括的页缓冲器中包括的并且执行相同功能的第一晶体管(例如，位线电压控制晶体管)可以布置在其中布置每一个页缓冲器的区域中相对远离存储单元阵列区域的下部末端。另外，分别在第二页缓冲器组120b中包括的页缓冲器中包括的并且执行与第一晶体管相同功能的第二晶体管可以布置在其中布置每一个页缓冲器的区域中相对靠近所述存储单元阵列区域的上部末端。
在实施例中，分别在第一页缓冲器组120a中包括的页缓冲器中的奇数页缓冲器中包括的并且执行相同功能的第一晶体管(例如，位线电压控制晶体管)可以布置在其中布置每一个页缓冲器的区域中相对远离存储单元阵列区域的下部末端，以及分别在第一页缓冲器组120a中包括的页缓冲器中的偶数页缓冲器中包括的并且执行相同功能的第一晶体管可以布置在其中布置每一个页缓冲器的区域中相对靠近存储单元阵列区域的上部末端。此外，分别在第二页缓冲器组120b中包括的页缓冲器中包括的并且执行与第一晶体管相同功能的第二晶体管可以布置在其中布置每一个页缓冲器的区域中相对靠近存储单元阵列区域的上部末端。
如上所述，根据本实施例，在页缓冲器单元120’中包括的多个页缓冲器可以根据它们的位置划分为多个页缓冲器组，可以应用相同的设计约束或相同的工艺约，并且可以将不同的设计约束或不同的工艺约束应用于不同的页缓冲器组。
图17是示出包括根据实施例的存储器件在内的SSD系统1000的框图。
参考图17，固态驱动器(SSD)系统1000可以包括主机1100和SSD1200。SSD 1200通过信号连接器与主机1100交换信号SGL，并通过电源连接器接收电力PWR。SSD 1200可以包括SSD控制器1210、辅助电源1220和多个存储器件1230、1240和1250。多个存储器件1230、1240、1250可以是竖直堆叠型NAND闪存器件。存储器件1230至1250可以通过相应的通道Ch1至Chn与SSD控制器1210通信。此时，可以使用参考图1至图16如上所述的实施例来实现多个存储器件1230、1240和1250中的至少一个。
如本领域中传统的那样，可以根据执行所描述的一个功能或多个功能的块来描述和示出实施例。通过模拟和/或数字电路(例如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)物理地实现在本文中可以称作单元或模块等的这些块，并且可以可选地由固件和/或软件驱动这些块。这些电路例如可以实现在一个或多个半导体芯片中或实现在诸如印刷电路板等的衬底支撑件上。构成块的电路可以由专用硬件或处理器(例如，一个或多个编程微处理器和相关联的电路)来实现，或者由专用硬件的组合来执行所述块的一些功能，并且处理器执行所述块的其他功能。在不脱离本公开的范围的情况下，实施例的每个块可以被物理地分离成两个或更多个相互作用的分立块。类似地在不脱离本公开范围的情况下，实施例的块可以物理地组合成更复杂的块。
虽然已经参考本发明的实施例具体示出和描述了本公开，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。