命令地址输入缓冲器偏置电流减小的制作方法

本公开的实施例大体上涉及半导体装置的领域。更具体地说，本公开的实施例涉及命令地址输入缓冲器偏置电流减小。

背景技术：

此章节意图向读者介绍可能涉及本公开的各种方面的技术的各种方面，这些方面在下文中有所描述和/或主张。相信此论述有助于向读者提供背景信息以促进对本公开的各种方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而非作为对现有技术的认可。

例如动态随机存取存储器(dram)的半导体存储器装置可利用多于一个可操作模式以从例如处理器、主板、数字存储媒体或另一dram等另一装置读取命令。一些dram，例如双数据速率类型五同步动态随机存取存储器(ddr5sdram)，可能够在相比于其它模式可能需要更多或更少的输入缓冲器偏置电流的模式中操作。

本公开的实施例可针对于上文所阐述的特征中的一或多个。

附图说明

图1是说明根据本公开的实施例的存储器装置的某些特征的简化框图；

图2是说明根据本公开的实施例的实例1n和2n模式命令的时序图；

图3是说明根据本公开的实施例的图1的命令接口的某些特征的简化框图；且

图4是说明根据本公开的实施例的用于减小输入缓冲器偏置电流的技术的流程图。

具体实施方式

下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，本说明书中将不描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。

例如动态随机存取存储器(dram)的半导体存储器装置可利用多于一个可操作模式以从例如处理器、主板、数字存储媒体或另一dram等另一装置读取命令。一些dram，例如双数据速率类型五同步动态随机存取存储器(ddr5sdram)，可能够在例如1n和/或2n模式等模式中操作。

由dram读取的命令可能需要一个、两个或更多个周期来传达命令。当利用1n模式时，dram可在每一时钟周期上读取命令。也就是说，可在两个周期的时段内读取两个单周期命令或一个双周期命令。然而，当利用2n模式时，dram可通过跳过命令之间和/或命令期间的周期来读取命令。举例来说，两个单周期命令可通过跳过周期分离，且双周期命令可在需要至少读取命令的三个周期之中具有跳过周期。

用于读取命令的1n和2n模式可能基于时钟周期的频率而受影响。在较高时钟频率下，可采用较偏置的电流来维持1n模式和每一周期上的读取/接通。在一些情况下，命令总线可能因此变得受阻和/或尝试维持无法以稳定方式读取/切换每一周期的此高频率时钟周期。在此类实例中，可能需要2n模式。然而，当利用2n模式时，可能不需要可用于1n模式的高偏置电流，这允许减小输入缓冲器偏置电流。本公开的实施例可提供用于当在2n模式中操作时减小输入偏置电流的技术。

现在转向附图，图1是说明存储器装置10的某些特征的简化框图。具体地说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(ddr5sdram)装置。ddr5sdram的各种特征允许与先前各代ddrsdram相比减少的功率消耗、更多的带宽以及更多的存储容量。

存储器装置10可包含数个存储器组12。存储器组12可以是例如ddr5sdram存储器组。存储器组12可以提供于布置在双列直插式存储器模块(dimms)上的一或多个芯片(例如，sdram芯片)上。每一dimm可包含数个sdram存储器芯片(例如，x8或x16存储器芯片)，如将了解。每一sdram存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，sdram芯片)的一部分。对于ddr5，存储器组12可进一步经布置以形成组群。举例来说，对于8千兆位(gb)ddr5sdram，存储器芯片可包含16个存储器组12，布置成8个组群，每一组群包含2个存储器组。对于16gbddr5sdram，存储器芯片可例如包含32个存储器组12，布置成8个组群，每一组群包含4个存储器组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。

存储器装置10可包含命令接口14和输入/输出(i/o)接口16。命令接口14经配置以提供来自外部装置(未示出)的数个信号(例如，信号18)，所述外部装置例如处理器或控制器。处理器或控制器可以将各种信号18提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输和接收。

如将了解，命令接口14可包含数个电路，例如时钟输入电路20和命令地址输入电路22，例如以确保对信号18的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(ddr)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(clk_t/)和互补时钟信号(clk_c)。ddr的正时钟边沿指代上升真时钟信号clk_t/与下降互补时钟信号clk_c交叉的点，而负时钟边沿指示下降真时钟信号clk_t的转变和互补时钟信号clk_c的上升。通常在时钟信号的正边沿上输入命令(例如，读取命令、写入命令等)，且在正和负时钟边沿上传输或接收数据。

时钟输入电路20接收真时钟信号(clk_t/)和互补时钟信号(clk_c)且产生内部时钟信号clk24。内部时钟信号clk24被供应到内部时钟发生器26，例如延迟锁定回路(dll)电路。内部时钟发生器26基于接收到的内部时钟信号clk24产生相位控制内部时钟信号lclk。相位控制内部时钟信号lclk被供应到例如i/o接口16，且用作用于确定读取数据的输出定时的定时信号。

内部时钟信号clk24也可以被提供到存储器装置10内的各种其它组件，且可用以产生各种额外的内部时钟信号。举例来说，内部时钟信号clk24可以被提供到命令解码器28。命令解码器28可从命令总线30接收命令信号且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器28可经由总线32将命令信号提供到内部时钟发生器26以协调相位控制内部时钟信号lclk的产生。相位控制内部时钟信号lclk可用以例如通过io接口16对数据进行计时。

此外，命令解码器28可对命令进行解码，所述命令例如读取命令、写入命令、模式寄存器设置命令、激活命令等，并且经由总线路径34提供对应于所述命令的对特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如，行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含组控制块36，所述组控制块36提供必要的解码(例如，行解码器和列解码器)以及其它特征，例如，定时控制和数据控制，以促进到存储器组12和来自存储器组12的命令的执行。

存储器装置10基于从例如处理器等外部装置接收的命令/地址(ca)信号38而执行例如读取命令和写入命令等操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址信号(ca<13:0>)38的14位总线。使用时钟信号(clk_t/和clk_c)将ca信号38计时到命令接口14。命令接口14可包含ca输入电路22，所述ca输入电路22经配置以通过例如命令解码器28接收和传输命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(cs_n)。cs_n信号使得存储器装置10能够处理传入ca<13:0>总线上的命令。对存储器装置10内的特定组12的存取通过命令编码于ca<13:0>总线上。

另外，命令接口14可经配置以接收数个其它命令信号。举例来说，可以提供裸片终端(ca_odt)信号上的命令/地址以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间，重置命令(reset_n)可用于重置命令接口14、状态寄存器、状态机等等。命令接口14还可接收命令/地址反转(cai)信号，所述cai信号可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的ca信号38的状态。也可以提供镜像(mir)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，mir信号可用于多路复用信号以使得它们可调换以用于实现信号到存储器装置10的某些路由。还可提供用以促进存储器装置10的测试的各种信号，例如，测试启用(ten)信号。举例来说，ten信号可用以使存储器装置10进入测试模式以用于连接性测试。

命令接口14也可用于针对可以检测到的某些错误将警告信号(alert_n)提供到系统处理器或控制器。举例来说，警告信号(alert_n)可在检测到循环冗余检查(crc)错误的情况下从存储器装置10传输。也可以产生其它警告信号。此外，用于从存储器装置10传输警告信号(alert_n)的总线和引脚可以在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用ten信号执行的连接性测试模式。

利用上文所论述的命令和计时信号，可通过经由io接口16传输和接收数据信号40而将数据发送到存储器装置10且从存储器装置10发送数据。更具体地说，数据可经由数据路径42发送到存储器组12或从存储器组12检索，所述数据路径42包含多个双向数据总线。通常在一或多个双向数据总线中传输和接收通常被称作dq信号的数据io信号。对于例如ddr5sdram存储器装置的某些存储器装置，io信号可划分成上部和下部字节。举例来说，对于x16存储器装置，io信号可划分成对应于例如数据信号的上部和下部字节的上部和下部io信号(例如，dq<15:8>和dq<7:0>)。

为了允许存储器装置10内的较高数据速率，例如ddr存储器装置的某些存储器装置可以利用数据选通信号，通常被称作dqs信号。dqs信号是由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，dqs信号有效地是具有预定模式的额外数据输出(dq)信号。对于写入命令，dqs信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(clk_t/和clk_c)，可提供数据选通(dqs)信号作为数据选通信号(dqs_t/和dqs_c)的差分对以在读取和写入期间提供差分对信令。对于例如ddr5sdram存储器装置的某些存储器装置，dqs信号的差分对可划分成对应于例如发送到存储器装置10和从存储器装置10发送的数据的上部和下部字节的上部和下部数据选通信号(例如，udqs_t/和udqs_c；ldqs_t/和ldqs_c)。

阻抗(zq)校准信号还可通过io接口16提供到存储器装置10。zq校准信号可提供到参考引脚且用以通过在过程、电压和温度(pvt)值的改变中调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和odt值。因为pvt特性可能影响zq电阻器值，所以zq校准信号可提供到zq参考引脚以用于调整电阻而将输入阻抗校准为已知的值。如将了解，精度电阻器通常耦合于存储器装置10上的zq引脚与存储器装置10外部的gnd/vss之间。此电阻器充当用于调整内部odt和io引脚的驱动强度的参考。

另外，环回信号(loopback)可通过io接口16提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设置到其中信号通过同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设置存储器装置10以测试存储器装置10的数据输出(dq)。环回可包含数据和选通两者或可能仅包含数据引脚。这通常既定用以监视在io接口16处由存储器装置10捕获的数据。

如将了解，例如电源电路(用于接收外部vdd和vss信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器系统10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。

当接收例如读取/写入命令等ca信号38时，存储器装置10可采用一或多个操作模式，例如1n和/或2n模式。这些命令可采用一个、两个或更多个时钟周期来传达命令。图2描绘用以说明1n与2n操作模式之间的差异的实例时序图。当利用1n模式时，存储器装置10可在每一时钟周期上捕获命令。举例来说，双周期“读取”命令44a可具有待经由命令/地址总线传达到存储器装置10的两组信息。举例来说，第一组ca信号38a可含有特定命令和地址的部分，且第二组ca信号38b可含有地址的其余部分。另外，可由芯片选择零(cs0)信号46a触发存储器装置10以接收携载“读取”命令44a的ca信号38。此类cs0信号46a可从高状态转变到低状态(即，转变到设置低电压参考点)以指示存储器装置10读取命令。当采用1n模式时，可在捕获ca信号38a之后的下一个时钟周期上依序捕获ca信号38b。如所属领域的技术人员将了解，可利用任何合适的控制信号来代替转变到低状态的cs0信号46(例如，转变到高状态的信号、上升或下降沿信号等)。

另外，在不考虑先前命令的情况下，当cs0信号46a转变到低状态时，可捕获单周期命令，例如由ca信号38c携载的“预充电”命令48a。也就是说，当在1n模式中操作时，可在尽可能多的周期中读取数个单周期命令。相比之下，2n模式可跳过单周期命令之间的时钟周期。在一个实施例中，每当cs0信号46b转变到低状态时，存储器装置10通过捕获当前命令且忽略下一时钟周期而作出反应，由此在命令之间创建单周期间隙。举例来说，当读取携载预充电命令48b的ca信号38f时，可忽略ca信号38f的读取之后的周期，且不可捕获命令。

类似地，当例如“读取”命令44b的双周期命令发送到存储器装置10时，可在ca信号38d与ca信号38e之间跳过时钟周期。当cs046b例如转变到低状态时，由命令接口14捕获第一组ca信号38d，但在读取第二组ca信号38e之前可跳过紧接其后的时钟周期。因此，当在2n模式中操作时，可花费最少三个时钟周期来完全读取双周期命令。

对1n或2n的选择可通过用户选择来进行，或由存储器装置10或外部处理器自动进行。另外，尤其在较高时钟频率下，可能需要参与2n模式。在高时钟频率下，可能需要较偏置的电流来维持1n模式和读取/开启每一周期。在一些情况下，ca输入电路22可能因此变得受阻和/或尝试维持无法以稳定方式读取/切换每一周期的此高时钟频率。在此类实例中，存储器装置10可切换到2n模式以在ca总线上提供更多设定和保持。然而，由于较长捕获时间和驱动要求，当利用允许减小输入缓冲器偏置电流的2n模式时，可能不需要针对1n模式设置的高偏置电流。

图3说明利用输入缓冲器50的ca输入电路22的一个实施例。当ca信号38由存储器装置10接收时，所述ca信号38可在由命令解码器28解码之前保持在缓冲级中。可首先将ca信号38与来自ca电压参考发生器52的大致恒定电压进行比较。此类ca电压参考发生器52可在存储器装置10的元件内，或包含在单独电源中。将恒定电压信号与ca信号38进行比较以确定每一ca信号38的“高”或“低”状态。一旦已知ca信号的高或低状态，高或低信号就可从输入缓冲器50发送到锁存器54。当ca信号38向命令总线30下方传递到命令解码器28时，锁存器54可使用内部时钟信号clk24来控制ca信号38的定时。

当采用1n操作模式时，每一输入缓冲器50开启每一时钟周期以考虑相应传入ca信号38的可能变化。为了维持开启每一时钟周期，输入缓冲器50可采用大致500微安(μa)的偏置电流，但偏置电流要求可取决于时钟频率和在存储器装置10内使用的组件而变化。举例来说，1n模式中的偏置电流可在200μa与1000μa之间。

另一方面，当利用2n模式时，命令与之间的时钟周期被跳过，从而给予输入缓冲器较多时间以将ca信号38与ca电压参考发生器52进行比较，并视需要进行切换。因此，在2n模式中，输入缓冲器50的切换速率较低。因此，可利用较低偏置电流在连续和稳定条件下操作来实现此较低切换速率。在一个实施例中，在相同时钟频率下，在利用2n模式时的输入缓冲器偏置电流可减小到1n模式的输入缓冲器偏置电流的50％。在其它实施例中，在1n模式中，输入缓冲器偏置电流可在输入缓冲器偏置电流的20％与80％之间。此外，在一些实施例中，2n模式中的时钟频率可相比于1n模式增大，且仍使输入缓冲器偏置电流减小。举例来说，时钟频率可增加5％、25％、50％或75％，但当利用2n模式时，输入缓冲器50的切换速率可仍慢于在原始时钟频率下操作的1n模式的切换速率。因此，输入缓冲器50可能仍需要2n模式中的较低偏置电流。

为了开始2n模式，2n信号56可断言到输入缓冲器50。2n信号56可例如经由多用途命令(mpc)在存储器装置10内部产生，或可从例如主板或处理器等外部组件接收。在断言后，2n信号56控制用于输入缓冲器50的偏置电流。可接着减小输入缓冲器偏置电流，且可增加存储器装置10的电效率和/或减少热量产生。

图4说明根据技术的实施例的用于选择2n模式和减小输入缓冲器偏置电流的过程58。在图4的流程图中，过程58通过监视时钟频率、命令/地址加载和存储器装置10的可保证移位到2n模式的任何其它特性(过程框60)而开始。此监视可以是连续的，直到1n模式被认为不稳定(过程框62)。如果1n模式被确定为不稳定，例如如果输入缓冲器无法足够快速切换以维持时钟频率，那么存储器装置10以及与存储器装置10通信的任何其它组件(例如，主板、处理器或其它计算机硬件元件)可参与2n模式(过程框64)。2n信号56到输入缓冲器50的断言(过程框66)可接着减小ca输入电路中的输入缓冲器偏置电流(过程框68)。尽管过程58是以给定次序展示，但应了解，流程图的某些部分可重新排序、删除和/或同时进行。

此外，如果在计算机系统(例如，个人计算机、笔记本电脑、智能电话等)中或在计算机系统的组件(例如，图形卡、主板等)内实施存储器装置10，那么可由于各种因素而实施2n模式选择和输入缓冲器偏置电流的后续减小。举例来说，可由于如在过程框60中监视计算机系统或存储器装置10内的当前条件而引发2n模式和输入缓冲器偏置电流的减小。然而，在其它实施例中，可在计算机系统和/或存储器装置10的初始化后由计算机系统和/或存储器装置10自动选择2n模式和输入缓冲器偏置电流。另外，2n模式和输入缓冲器偏置电流可由用户选择和调整。

尽管本公开可以易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开希望涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、等同物和替代方案。

本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书末尾附加的任何权利要求含有表示为“用于[执行][功能]…的装置”或“用于[执行][功能]…的步骤”的一或多个要素，那么希望在35u.s.c.112(f)下解释这些要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，不期望根据35u.s.c.112(f)解读此类要素。