专利名称：动态型半导体存储器及其测试方法
技术领域：
本发明涉及动态型半导体存储器及其测试方法，特别是涉及能高效率地检测向存储单元写入的高电平数据变为低电平数据的不良现象的动态型半导体存储器及其测试方法。
图22是表示现有的动态型半导体存储器的动态随机存取存储器(以下称“DRAM”)的存储单元的详细电路图。参照图22，该存储单元25由存储单元晶体管27及存储单元电容器29构成。
说明将高电平数据(数据“1”)写入存储单元25的情况。在以下的说明中，设电源电压为Vcc，接地电压为GND。位线BL、/BL由均衡/预充电电路(图中未示出)将其电平预充电到1/2Vcc。首先，将(Vcc+Vth)电平以上的电压加在字线WL上，使存储单元晶体管27导通。其中，Vth是存储单元晶体管27的阈值电压。然后，将均衡/预充电电路去激活后，从输入输出线IO将Vcc电平的电压加到位线BL上。另一方面，从输入输出线/IO将GND电平的电压加到位线/BL上。通过这样处理，存储节点SN的电位被设定在Vcc电平电位。就是说，高电平数据被写入存储单元25。
其次，说明DRAM中产生的不良现象。伴随DRAM的制造工艺技术的提高，存储单元的制造方法及结构变得复杂。与此相伴随，由于制作工序的不当而产生的不良现象也逐渐增多。例如，暂停更新的不良现象、干扰更新的不良现象等。现说明暂停更新的不良现象。由于存储单元的存储节点SN和衬底之间的N-P结漏泄的原因，有时写入存储单元的高电平数据变为低电平数据。这样的不良现象是暂停更新的不良现象。再说明干扰更新的不良现象。由于存储单元晶体管27的亚阈值漏泄电流的作用，积累在存储节点SN的电荷流到位线BL上，写入存储单元25的高电平数据变为低电平数据。将这样的不良现象称为干扰更新的不良现象。将写入存储单元的高电平数据变为低电平数据的错误称为“H→L错误”。
由于存储单元25的存储节点SN和衬底之间的N-P结漏泄电流或存储单元晶体管27的亚阈值漏泄电流都很微小，所以电荷从设定了Vcc电平电位的存储节点SN流出直至引起H→L错误要耗费较长的时间。因此，在现有的DRAM中需要较长的时间来检测出H→L错误，这样在生产成本方面存在问题。
本发明就是为了解决以上问题而完成的，其目的在于提供一种能谋求缩短检测H→L错误用的时间的动态型半导体存储器及其测试方法。就是说，本发明的目的在于提供一种能有效地检测H→L错误的动态型半导体存储器及其测试方法。
本发明的第1方面的动态型半导体存储器备有多个存储单元和写入电压控制装置。多个存储单元排列成行及列的矩阵状。各存储单元保存高电平数据或低电平数据。写入电压控制装置在将高电平数据写入存储单元时、在通常方式下将第1电平电压写入，在测试方式下将比第1电平电压低的第2电平电压写入。
本发明的第2方面的动态型半导体存储器是第1方面的装置，它还备有多条字线和多条位线。多条字线与多个行对应地配置。各字线上连接对应的行的存储单元。多条位线与多个列对应地配置。各位线上连接对应的列的存储单元。各存储单元包含通过改变对应的字线电位的电平而进行控制的传输门。写入电压控制装置是字线选择装置。该字线选择装置根据行地址信号选择字线，在测试方式中，将第2电平电压写入与所选择的字线连接的存储单元时，控制加在所选择的字线上的电压电平，以便比写入第1电平电压时低的电平电压通过传输门从位线送给存储单元内部。对应于从对应的位线供给的电压的数据被写入与所选择的字线连接的存储单元中。
本发明的第3方面的动态型半导体存储器是第2方面的装置，其中传输门是晶体管。该晶体管包含与对应的字线连接的控制电极、与对应的位线连接的第1电极以及与存储单元内部连接的第2电极。在测试方式中，将第2电平电压写入与所选择的字线连接的存储单元时，字线选择装置将其绝对值比写入第1电平电压时小的电压供给所选择的字线。
本发明的第4方面的动态型半导体存储器是第1方面的装置，它还备有多条位线、多条数据线和多个连接装置。多条位线与多个列对应地配置。各位线上连接着对应的列的存储单元。多条数据线与多条位线对应地配置。各数据线的电位设定成与从外部供给的数据对应的电位。与多条位线对应地设有多个连接装置。各连接装置将对应的位线和对应的数据线连接起来。写入电压控制装置是位线分离装置。在测试方式中，将第2电平电压写入存储单元时，该位线分离装置控制连接装置，以便比写入第1电平电压时低的电平电压从数据线传送给位线。与从对应的位线供给的电压对应的数据被写入存储单元。
本发明的第5方面的动态型半导体存储器是第4方面的装置，其中连接装置是晶体管。在测试方式中，将第2电平电压写入存储单元时，位线分离装置将其绝对值比写入第1电平电压时小的电压供给晶体管的控制极。
本发明的第6方面的动态型半导体存储器是第1方面的装置，它还备有多条位线对和多个读出放大器。多条位线对与多个列对应地配置。各位线对连接对应的列的存储单元。多个读出放大器与多条位线对对应地设置。各读出放大器检测并放大对应的位线对的电位差。写入电压控制装置是读出放大控制装置。在测试方式中，将第2电平电压写入存储单元时，该读出放大控制装置使读出放大器的放大率比写入第1电平电压时小。对应于从对应的位线对的对应的位线供给的电压的数据被写入存储单元。
本发明的第7方面的动态型半导体存储器是从第1方面至第6方面中的任意一方面所述的装置，在测试方式中，检测被写入存储单元的高电平数据变成低电平数据的不良现象。
本发明的第8方面的动态型半导体存储器的测试方法是一种具有多个保存高电平数据或低电平数据的存储单元的动态型半导体存储器的测试方法。该动态型半导体存储器的测试方法包括以下步骤将高电平数据写入各存储单元的步骤；将高电平数据写入各存储单元后，从各存储单元读出所保存的数据的步骤；以及对以所读出的数据为原先的状态判断写入的高电平数据是否变为低电平数据的步骤。在写入高电平数据的步骤中，写入比在通常方式中写入高电平数据时低的电平电压。
图1是表示本发明实施例1的DRAM的整体结构的简略框图。
图2是表示图1中的行译码器、BLI驱动器及存储单元阵列的简略框图。
图3是表示图2中的子阵列的详细电路图。
图4是表示图2中的读出放大器组、子阵列及其外围电路的详细电路图。
图5是说明本发明实施例1的DRAM中的测试方式下高电平数据的写入工作用的时间图。
图6是表示图2中的行译码器及子阵列的简略框图。
图7是表示图1中的控制电路15及图6中的行译码器的简略框图。
图8是表示图7中的字驱动器的详细电路图。
图9是图8中的PMOS晶体管93的结构图。
图10是说明图8中的字驱动器的工作用的时间图。
图11是表示图7中的TEST信号发生电路83的详细电路图。
图12是表示图7中的IN信号发生电路79的详细电路图。
图13是说明图12中的IN信号发生电路的工作用的时间图。
图14是说明本发明实施例2的DRAM中的测试方式下高电平数据的写入工作用的时间图。
图15是表示本发明实施例2的DRAM的特征部分的简略框图。
图16是表示图15中的BLI驱动器19的详细电路图。
图17是说明图16中的BLI驱动器在测试方式下的工作用的时间图。
图18是说明图16中的BLI驱动器在通常方式下的工作用的时间图。
图19是表示本发明实施例3的DRAM的特征部分的详细电路图。
图20是说明本发明实施例3的DRAM的更新工作用的时间图。
图21是图19中的Vφ发生电路的详细电路图。
图22是说明现有的DRAM的问题用的说明图。
(实施例1)图1是表示本发明实施例1的作为动态型半导体存储器DRAM的动态随机存取存储器(以下称“DRAM”)的整体结构的简略框图。参照图1，该DRAM1备有2个电源电压供给电路3及4个存储单元阵列5。另外，在该DRAM1中对应于各存储单元阵列5，还设有布线带7、行译码器及BLI驱动器9、列译码器11、前置放大器13及控制电路15。在布线带7上设有控制行译码器及BLI驱动器9的布线等。以下举例说明各存储单元阵列5具有4M位的容量的情况。
图2是表示图1中的存储单元阵列5、行译码器及BLI驱动器的简略框图。另外，与图1相同的部分标以相同的参照符号，适当地省略其说明。参照图2，行译码器及BLI驱动器9包括多个BLI驱动器19及多个行译码器21。存储单元阵列5包括多个读出放大器组17及多个子阵列23。对应于多个读出放大器组17设有多个BLI驱动器19。对应于多个子阵列23设有多个行译码器21。另外，在1个存储单元阵列5中设有16个子阵列23。
图3是表示图2中的子阵列23的详细电路图。另外，与图2相同的部分标以相同的参照符号，适当地省略其说明。参照图3，子阵列23包括行及列被排列成矩阵状的多个存储单元25、对应于多个行配置的多条字线WL1～WL6…及对应于多个列配置的多条位线对BL、/BL。对应的行的存储单元25连接在各条字线WL1～WL6…上。对应的列的存储单元25连接在各位线对BL、/BL上。各存储单元25由存储单元晶体管27及存储单元电容器29构成。
现在来看与字线连接的存储单元25。存储单元晶体管27被设在对应的位线BL和存储节点SN之间，其栅极连接在字线WL1上。存储单元电容器29被设在存储节点SN和供给单元板极电压Vcp的节点N之间。当存储节点SN的电位设定在高电平时，意味着写入高电平数据(数据“1”)，当存储节点SN的电位设定在低电平时，意味着写入低电平数据(数据“0”)。这里，存储单元晶体管27是NMOS晶体管，有时也称为传输门。
本实施例是在检测暂停更新的不良现象或干扰更新的不良现象等H→L错误时的测试方式中，当将高电平数据写入存储单元时，将存储单元的存储节点的电位设定得比在通常方式时将高电平数据写入存储单元时的电位低。
就是说，在本实施例中，在检测H→L错误的测试方式中，将高电平数据写入存储单元时，向字线供给低电平的电压。以下举例说明检测暂停更新的不良现象或干扰更新的不良现象的测试方式。
参见图3所示的子阵列23，说明暂停更新的不良现象的检测方法。首先，第1，将高电平数据写入所有的存储单元25。这时，向字线WL1～WL6…供给比在通常方式写入时低的电平电压。在实施例1中，在测试方式中，将电源电压Vcc供给字线WL1～WL6…，在通常方式中，将升压电压Vpp供给字线WL1～WL6…。将存储单元晶体管27的阈值电压设定为Vthm，这一点将在后文说明，但假设构成连接输入输出线IO、/IO和数据线D、/D的连接电路的NMOS晶体管的阈值电压为Vthn，则升压电压Vpp的电平为(Vcc+Vthm)电平及(Vcc+Vthn)电平以上的电平。因此，写入高电平数据时，如果向位线BL、/BL供给电源电压Vcc，则在测试方式中，存储单元25的存储节点SN的电位被设定为(Vcc-Vthm)电平。
第2，放置规定的时间。在此期间，由于存储单元25的存储节点SN和衬底之间的N-P结有漏泄电流，所以电荷从存储节点SN流出，产生暂停更新不良现象。第3，从全部存储单元25读出数据。判断该读出的数据是否变成低电平数据。
现在来看图3所示的子阵列23，说明干扰更新的不良现象的检测方法。首先，第1，将高电平数据写入所有的存储单元25。有关该高电平数据的写入与检测暂停更新的不良现象时的情况相同。第2，从与1条字线WL1连接的存储单元25读出数据。这时，为了在存储单元25中保存高电平数据，所以位线BL的电位通过读出放大器组17达到电源电压Vcc电平，位线/BL的电位通过读出放大器组17达到接地电压GND电平。因此，在与字线WL1(Vcc电平)以外的其它字线WL2～WL6…(GND电平)连接的而且连接在位线/BL上的存储单元25中，处于容易产生干扰更新的不良现象的状态。第3，更新全部存储单元25。因而低电平数据被写入产生干扰更新的不良现象的存储单元25。
在其余的全部字线WL2～WL6…中重复上述的第2及第3处理过程。最后从全部存储单元25中读出数据。判断该读出的数据是否变成低电平数据。将检测暂停更新的不良现象或干扰更新的不良现象等H→L错误的方式称为测试方式。
如上所述，在实施例1的DRAM中，将高电平数据写入存储单元25时，在测试方式中向字线WL1～WL6…供给比通常方式低的电平电压。因此，在测试方式中的存储单元25的存储节点SN的电位比通常方式中的电位低。因此，能缩短产生H→L错误的时间，从而能缩短测试时间，所以能高效地进行不良现象的检测。
以下，详细说明上述的测试方式中的第1处理过程，即说明向存储单元25写入高电平数据的情况。图4是说明高电平数据的写入工作用的图。另外，与图1～图3相同的部分标以相同的参照符号，适当地省略其说明。参照图4，连接电路31a被设在读出放大器组17和一侧的子阵列23之间。连接电路31b被设在读出放大器组17和另一侧的子阵列23之间。连接电路31a由NMOS晶体管43a、45a构成。连接电路31b由NMOS晶体管43b、45b构成。读出放大器组17备有均衡/预充电电路35、N沟道读出放大器37、连接电路39及P沟道读出放大器41。
分别与子阵列23的多条位线对BL、/BL对应地设置多个均衡/预充电电路35、N沟道读出放大器37、连接电路39及P沟道读出放大器41。读出放大器组17为一侧的子阵列23和另一侧的子阵列23所公用。均衡/预充电电路35由NMOS晶体管47、49、51构成。N沟道读出放大器37由NMOS晶体管53、55、57、59构成。连接电路39由NMOS晶体管61、63构成。P沟道读出放大器41由PMOS晶体管65、67、69构成。
连接电路31a的NMOS晶体管43a被设在一侧的子阵列23的位线BL和数据线D之间。NMOS晶体管45a被设在位线/BL和数据线/D之间。NMOS晶体管43a、45a的栅极被连接在位线分离信号线BLIa上。连接电路31b的NMOS晶体管43b被设在另一侧的子阵列23的位线BL和数据线D之间。NMOS晶体管45b设在位线/BL和数据线/D之间。NMOS晶体管43b、45b的栅极被连接在位线分离信号线BLIb上。
均衡/预充电电路35的NMOS晶体管47及NMOS晶体管49串联连接在数据线D和数据线/D之间。NMOS晶体管47和NMOS晶体管49的连接点被连接在预充电电压供给线PL上。NMOS晶体管51被设在数据线D和数据线/D之间。NMOS晶体管47、49、51的栅极被连接在均衡/预充电信号线BLEQ上。
N沟道读出放大器37的NMOS晶体管55和NMOS晶体管53并联连接在从地71供给接地电压GND的节点和节点N1之间。NMOS晶体管53的栅极连接在读出放大控制信号线SOF上。NMOS晶体管55的栅极连接在读出放大控制信号线SON上。NMOS晶体管57设在节点N1和数据线D之间，其栅极连接在数据线/D上。NMOS晶体管59设在节点N1和数据线/D之间，其栅极连接在数据线D上。
连接电路39的NMOS晶体管61被设在数据线D和输入输出线IO之间，其栅极连接在列选择线CSL上。NMOS晶体管63被设在数据线/D和输入输出线/IO之间，其栅极连接在列选择线CSL上。输入输出线IO、/IO连接在前置放大器13及写入缓冲器33上。P沟道读出放大器41的PMOS晶体管69设在从Vcc电源供给电源电压Vcc的节点和节点N2之间，其栅极连接在读出放大控制信号线/SOP上。PMOS晶体管65被设在数据线D和节点N2之间，其栅极连接在数据线/D上。PMOS晶体管67设在节点N2和数据线/D之间，其栅极连接在数据线D上。
使位线BL、/BL预充电用的预充电电压被送给预充电电压供给线PL。均衡/预充电信号BLEQ被送给均衡/预充电信号线BLEQ。读出放大控制信号SOF被供给读出放大控制信号线SOF。读出放大控制信号SON被供给读出放大控制信号线SON。列选择信号从对应的列译码器11(参照图1)被送给列选择线CSL。读出放大控制信号/SOP被供给读出放大控制信号线/SOP。位线分离信号BLIa被送给位线分离信号线BLIa，位线分离信号BLIb被送给位线分离信号线BLIb。
图5是说明测试方式时高电平数据的写入工作用的时间图。参照图4及图5，说明测试方式时高电平数据的写入工作。低电平数据保存在与连接电路31a连接的子阵列23的存储单元25中，现在考虑将它改写成高电平数据的情况。再来看与数据线BL连接的存储单元25。在时刻t1之前，即在行地址选通信号/RAS转变为低电平之前，均衡/预充电信号BLEQ、读出放大控制信号/SOP、位线分离信号BLIa及位线分离信号BLIb都呈高电平，读出放大控制信号SON及读出放大控制信号SOF都呈低电平。就是说，在时刻t1之前，连接电路31a、31b和均衡/预充电电路35被激活，N沟道读出放大器37及P沟道读出放大器41未激活。另外，列选择线呈低电平，连接电路39也未激活。
在时刻t1，行地址选通信号/RAS转变为低电平后，位线分离信号BLIb、均衡/预充电信号BLEQ及读出放大控制信号/SOP也都转变成低电平，而字线WL、读出放大控制信号SON及读出放大控制信号SOF都转变成高电平。就是说，均衡/预充电电路35及连接电路31b被去激活，而N沟道读出放大器37及P沟道读出放大器41被激活。因此，与连接。电路31b连接的子阵列23同读出放大器组17断开。另外，为了读出保存在与连接电路31a连接的子阵列23中的低电平数据，所以位线BL的电位变为GND电平，位线/BL的电位变为Vcc电平。
在时刻t2，如果由图1中的列译码器11使列选择线CSL呈高电平，则NMOS晶体管61、63导通。然后，写入缓冲器33根据输入数据Di，将升压电压Vpp送给输入输出线IO，同时将接地电压GND送给输入输出线/IO。因此，与连接电路31a连接的位线BL的电位呈Vcc电平，位线/BL的电位呈GND电平。由于字线WL呈高电平，所以高电平数据被写入与连接电路31a连接的子阵列23的存储单元25中。这时，由于电源电压Vcc加在字线WL上，所以存储单元25的存储节点SN的电位被设定为(Vcc-Vthm)电平。
说明在通常方式时写入高电平数据的情况。通常方式时的写入工作与测试方式不同之处在于加在字线WL上的电压电平不同。就是说，通常方式时，将升压电压加在所选择的字线WL上。因此，存储单元25的存储节点SN的电位被设定为Vcc电平。另外，前置放大器13是用于读出工作的，将输入输出线对IO、/IO的电位差放大后，作为输出数据Do输出到外部。
图6是表示图2中的BLI驱动器19、行译码器21、读出放大器组17及子阵列23的简略框图。另外，与图2相同的部分标以相同的参照符号，适当地省略其说明。参照图6，1个行译码器备有16个译码器75。1个子阵列23分为16个块77。即，各块77有16条字线。
图7是表示图1中的控制电路15及图6中的译码器75的简略框图。另外，与图1及图6相同的部分标以相同的参照符号，适当地省略其说明。参照图7，控制电路15包括IN信号发生电路79、字驱动控制电路81、TEST信号发生电路83及字线选择块控制电路85。译码器75包括字驱动器WD1、WD2、WD3、WD4及字线选择块B1、B2、B3、B4。各字线选择块B1～B4包括选择电路WS1、WS2、WS3、WS4。
行译码器的预充电信号IN及第1测试方式输入信号TEST1被送给各字驱动器WD1～WD4。字驱动器选择信号WC1～WC4被分别送给字驱动器WD1～WD4。字驱动器WD1～WD4的输出节点NN1～NN4连接在对应的字线选择块B1～B4的选择电路WS1～WS4上。字线选择块B1的选择电路WS1～WS4分别连接在字线WL1～WL4上。字线选择块B2的选择电路WS1～WS4分别连接在字线WL5～WL8上。字线选择块B3的选择电路WS1～WS4分别连接在字线WL9～WL12上。字线选择块B4的选择电路WS1～WS4分别连接在字线WL13～WL16上。字线选择块控制电路85发生的选择电路选择信号RX1被送给各块B1～B4的选择电路WS1，选择电路选择信号RX2被送给各块B1～B4的选择电路WS2，选择电路选择信号RX3被送给各块B1～B4的选择电路WS3，选择电路选择信号RX4被送给各块B1～B4的选择电路WS4。
图7虽然着重说明了1个译码器75，但可着重考虑1个存储单元阵列5(参照图1)中包括的全部译码器75。行译码器的预充电信号IN及第1测试方式输入信号TEST1被送给1个存储单元阵列5的全部字驱动器WD1～WD1024。另外，字驱动器选择信号WC1～WC1024被分别送给字驱动器WD1～WD1024。字驱动器WD1～WD1024的输出节点NN1～NN1024连接在对应的字线选择块B1～B1024的选择电路WS1～WS4上。
选择电路选择信号RX1被送给字线选择块B1～B1024的选择电路WS1，选择电路选择信号RX2被送给字线选择块B1～B1024的选择电路WS2，选择电路选择信号RX3被送给字线选择块B1～B1024的选择电路WS3，选择电路选择信号RX4被送给字线选择块B1～B1024的选择电路WS4。字线选择块B1～B1024的选择电路WS1～WS4连接在对应的字线WL1～WL4096上。
再来看图7中的译码器75。当行地址选通信号/RAS呈低电平、而且选择了存储单元阵列5(参照图1)时，IN信号发生电路79使行译码器的预充电信号IN呈高电平(激活)。字驱动控制电路81根据行地址选通信号/RAS及行地址信号，使与所选择的字驱动器WD1～WD4对应的字驱动器选择信号WC1～WC4呈高电平(激活)。当进入测试方式时，TEST信号发生电路83使第1测试方式输入信号TEST1呈高电平(激活)。字线选择块控制电路85根据行地址选通信号/RAS及行地址信号，将与所选择的选择电路WS1～WS4对应的选择电路选择信号RX1～RX4激活。
当行译码器的预充电信号IN、第1测试方式输入信号TEST1及对应的字驱动器选择信号WC1～WC4呈高电平时，字驱动器WD1～WD4将电源电压Vcc输出给对应的节点NN1～NN4。另外，当行译码器的预充电信号IN及对应的字驱动器选择信号WC1～WC4为高电平、第1测试方式输入信号TEST1为低电平时，将升压电压Vpp输出给对应的节点NN1～NN4。当行译码器的预充电信号IN为低电平时，字驱动器WD1～WD4将接地电压GND输出给对应的节点NN1～NN4。
当行译码器的预充电信号IN为高电平、而且对应的字驱动器选择信号WC1～WC4为低电平时，字驱动器WD1～WD4将接地电压GND输出给对应的节点NN1～NN4。当对应的选择电路选择信号RX1～RX4被激活时，选择电路WS1～WS4激活。字线选择块B1～B4的被活化了的选择电路WS1～WS4将对应的节点NN1～NN4的电位传送给对应的字线WL1～WL16。字线选择块B1～B4的未被活化的选择电路WS1～WS4将接地电压GND送给对应的字线WL1～WL16。
图8是表示图7中的各字驱动器WD1～WD4的详细电路图。参照图8，该字驱动器备有NMOS晶体管87、89、91、PMOS晶体管93、95、97、99、101、NAND电路103及反相器105。PMOS晶体管93及NMOS晶体管87、89串联连接在从VPP电源107供给升压电压Vpp的节点和从地71供给接地电压GND的节点之间。行译码器的预充电信号IN被送给PMOS晶体管93及NMOS晶体管87的栅极。字驱动器选择信号WCn(n为自然数)被送给NMOS晶体管89的栅极。PMOS晶体管95设在从Vpp电源107供给升压电压Vpp的节点和节点NA1之间，其栅极连接在节点NNk(k为自然数)上。PMOS晶体管97、99及NMOS晶体管91串联连接在从Vpp电源107供给升压电压Vpp的节点和从地71供给接地电压GND的节点之间。
第1测试方式输入信号TEST1被供给PMOS晶体管97的栅极。PMOS晶体管99和NMOS晶体管91的栅极连接在节点NA1上。PMOS晶体管101设在节点NNk和从Vcc电源73获得电源电压Vcc的节点之间，其栅极连接在NAND电路103的输出节点上。第1测试方式输入信号TEST1被供给NAND电路103的一个输入节点，另一输入节点连接在节点NA2上。反相器105设在节点NA1和节点NA2之间。这里，例如n＝1、k＝1时，图8中的字驱动器变成图7中的字驱动器WD1图9是图8中的PMOS晶体管93的结构图。另外，与图8相同的部分标以相同的参照符号，适当地省略其说明。参照图9，行译码器的预充电信号IN被送给该PMOS晶体管的栅极109，升压电压Vpp从Vpp电源107被加在作为源/漏的P+层111上，作为源/漏的P+层113连接在节点NA1上。在N阱115中形成P+层111、113。在P型半导体衬底117上形成N阱115。另外，PMOS晶体管95～101的结构也与图9中的PMOS晶体管的结构相同。
图10是说明图8中的字驱动器的工作用的时间图。参照图8及图10，说明测试方式中的字驱动器的工作情况。由于进入了测试方式，所以第1测试方式输入信号TEST1为高电平。在时刻t1之前，即行地址选通信号/RAS为高电平时，行译码器的预充电信号IN及字驱动器选择信号WCn呈低电平。因而，节点NA1的电位是高电平。因此，NMOS晶体管91导通，节点NNk呈GND电平。另外，由于节点NA2的电位为低电平，所以PMOS晶体管101截止。
在时刻t1，行地址选通信号/RAS转变为低电平后，行译码器的预充电信号IN及字驱动器选择信号WCn转变为高电平。因此，节点NA1的电位变为低电平。从而节点NA2的电位变为高电平，第1测试方式输入信号TEST1也是高电平，所以PMOS晶体管101导通。因此，节点NNk的电位呈Vcc电平。另外，由于第1测试方式输入信号TEST1是高电平，所以PMOS晶体管97截止。另一方面，在通常方式中，由于第1测试方式输入信号TEST1是低电平，所以如果行译码器的预充电信号IN及字驱动器选择信号WCn转变为高电平，则PMOS晶体管97、99导通，节点NNk的电位变成Vpp电平。
图11是表示图7中的TEST信号发生电路83的详细电路图。参照图11，TEST发生电路由NMOS晶体管121、123、125、127、129构成。NMOS晶体管121～127串联连接在引出脚119和节点NT之间。各NMOS晶体管121～127与二极管连接。NMOS晶体管129设在节点NT和从地71获得接地电压GND的节点之间，其栅极连接在从Vcc电源73获得电源电压Vcc的节点上。引出脚119也可以是专用的引出脚，或者还可以是以往的插件中的空引出脚。NMOS晶体管129的栅极长度比NMOS晶体管121等的通常用的NMOS晶体管的栅极长度长。
进入测试方式时，将电源电压Vcc电平以上的高电平送给引出脚119。这样一来，节点NT的电位呈高电平。就是说，从节点NT输出的第1测试方式输入信号TEST1变成高电平。另一方面，在通常方式中，使节点NT固定在GND电平，使第1测试方式输入信号TEST1为低电平。
图12是表示图7中的IN信号发生电路79的详细电路图。参照图12，该IN发生电路备有NMOS晶体管131、135、137、139、141、143、PMOS晶体管145、147、149、151、153、NOR电路155及反相器157、159。
PMOS晶体管145及NMOS晶体管131、133串联连接在从Vpp电源107获得升压电压Vpp的节点和从地71获得接地电压GND的节点之间。PMOS晶体管145的栅极连接在节点NB1上，行地址选通信号/RAS被输入NMOS晶体管131的栅极，NMOS晶体管133的栅极连接在NOR电路155的输出节点上。信号X1i(i＝1、2、3、4)被输入NOR电路155的一个输入节点上，信号X2i(i＝1、2、3、4)被输入另一个输入节点上。
PMOS晶体管147及NMOS晶体管135串联连接在从Vpp电源107获得升压电压Vpp的节点和从地71获得接地电压GND的节点之间。PMOS晶体管147的栅极连接在NMOS晶体管131的漏极上。NMOS晶体管135的栅极连接在反相器157的输出节点上。行地址选通信号/RAS被输入反相器157的输入节点。反相器159设在NOR电路155的输出节点和NMOS晶体管137的栅极之间。NMOS晶体管137设在节点NB1和从地71获得接地电压GND的节点之间。
PMOS晶体管149及NMOS晶体管139串联连接在从Vpp电源107获得升压电压Vpp的节点和从地71获得接地电压GND的节点之间。NMOS晶体管139及PMOS晶体管149的栅极连接在节点NB1上。PMOS晶体管151及NMOS晶体管141串联连接在从Vpp电源107获得升压电压Vpp的节点和从地71获得接地电压GND的节点之间。PMOS晶体管151及NMOS晶体管141的栅极连接在节点NB2上。PMOS晶体管153及NMOS晶体管143串联连接在从Vpp电源107获得升压电压Vpp的节点和从地71获得接地电压GND的节点之间。PMOS晶体管153及NMOS晶体管143的栅极连接在节点NB3上。NMOS晶体管143的漏极连接在输出行译码器的预充电信号IN的节点上。
PMOS晶体管145～153的结构与图9所示的PMOS晶体管的结构相同。另外，信号X1i、信号X2i用于从4个存储单元5(参照图7)中选择1个。就是说，信号X1i及信号X2i呈低电平时，对应的存储单元5不被选择，信号X1i呈高电平，而且信号X2i呈低电平时，对应的存储单元5被选择。另外，信号X11、信号X21被送给与第1存储单元阵列5对应的IN信号发生电路79(参照图7)，信号X12、信号X22被送给与第2存储单元阵列5对应的IN信号发生电路79，信号X13、信号X23被送给与第3存储单元阵列5对应的IN信号发生电路79，信号X14、信号X24被送给与第4存储单元阵列5对应的IN信号发生电路79。
图13是说明图12中的IN信号发生电路的工作用的时间图。参照图12及图13，在时刻t1之前，行地址选通信号/RAS为高电平，信号X1i、信号X2i为低电平，所以NMOS晶体管131、133及PMOS晶体管147导通，节点NB1的电位呈高电平，节点NB2的电位呈低电平，节点NB3的电位呈高电平。因此，NMOS晶体管143导通，行地址选通信号/RAS变为低电平。
在时刻t1，如果行地址选通信号/RAS变为低电平，则NMOS晶体管135导通，节点NB1的电位变成低电平。因此节点NB2的电位变成高电平，节点NB3的电位变成低电平，行译码器的预充电信号IN变成高电平。在时刻t2，信号X1i呈高电平。在时刻t3，行地址选通信号/RAS变为高电平后，如果信号X1i变为低电平，则NMOS晶体管131、133及PMOS晶体管147导通，节点NB1的电位变成高电平，节点NB2的电位变成低电平，节点NB3的电位变成高电平。因此，NMOS晶体管143导通，行译码器的预充电信号IN变成低电平。
如上所述，在实施例1的DRAM中，将高电平数据写入存储单元时，将比通常方式低的电平电压供给字线WL。因此，测试方式中的存储单元的存储节点SN的电位比通常方式中的存储节点SN的电位低。因而，产生H→L错误的时间变短，故能缩短测试时间。就是说能高效地进行不良现象的检测。
(实施例2)本发明的实施例2的DRAM的整体结构与图1中的DRAM的整体结构相同。参照图1，实施例2的DRAM的行译码器及BLI驱动器9、以及存储单元阵列5与图2中的行译码器及BLI驱动器9、以及存储单元阵列5相同。参照图2，实施例2的DRAM的子阵列23与图3中的子阵列23相同。参照图2，实施例2的DRAM的读出放大器组17及其外围电路与图4中的读出放大器组17及其外围电路相同。参照图2，实施例2的DRAM的行译码器21及子阵列23与图6中的行译码器21及子阵列23相同。
参照图1及图6，实施例2的DRAM的控制电路15及译码器75与图7中的控制电路15及译码器75相同。但在图7中，字驱动器WD1～WD4不同。就是说，实施例1的DRAM的字驱动器WD1～WD4，在测试方式中向所选择的字线供给电源电压Vcc，在通常方式中供给升压电压Vpp，但实施例2的DRAM的字驱动器WD1～WD4与测试方式及通常方式无关，向所选择的字线供给升压电压Vpp。参照图7，IN信号发生电路79与图12中的IN发生电路相同。参照图7，TEST信号发生电路83与图11中的TEST发生电路相同。
本实施例在检测暂停更新的不良现象或干扰更新的不良现象等H→L错误时的测试方式中，当将高电平数据写入存储单元时，将存储单元的存储节点的电位设定得比在通常方式时将高电平数据写入存储单元时的电位低。
就是说，在实施例2的DRAM中，在检测H→L错误的测试方式中，当写入高电平数据时，向位线分离信号线BLIa、BLIb(参照图4)供给比通常方式低的电平电压。具体地说，在测试方式中，向位线分离信号线BLIa、BLIb供给电源电压Vcc，在通常方式中供给升压电压Vpp。另外，作为检测H→L错误的方式，有在实施例1中说明的检测暂停更新的不良现象的方式和检测干扰更新的不良现象的方式等。以下详细说明。
图14是说明实施例2的DRAM中的测试方式时高电平数据的写入工作用的图。参照图4及图14，说明在测试方式中将高电平数据写入与连接电路31a连接的子阵列23的存储单元25中的情况。另外，现在来看与位线BL连接的存储单元25。且假定将低电平数据写入存储单元25。在测试方式中，在写入高电平数据的情况下，实施例2的DRAM与实施例1的DRAM不同点在于供给位线分离信号线BLIa、BLIb及字线WL的电压电平及位线对BL、/BL中产生的电位差。在其它方面两者的写入工作相同。以下，以不同点为中心进行说明。
在时刻t1之前，电源电压Vcc被加在位线分离信号线BLIa、BLIb上。因此，位线BL、/BL呈(1/2Vcc-Vthb)电平。另外，Vthb表示NMOS晶体管43a、45a的阈值电压。在时刻t1，行地址选通信号/RAS变为低电平之后，位线分离信号线BLIb的电位呈低电平，与连接电路31b连接的子阵列23从读出放大器组17断开。在时刻t2，如果从写入缓冲器33向数据线D供给Vcc电平电压，向数据线/D供给GND电平电压，则数据线BL的电位呈(Vcc-Vthb)电平，数据线/BL的电位呈GND电平。然后，由于升压电压Vpp被供给字线WL，所以(Vcc-Vthb)电平电压被供给存储单元25的存储节点SN。如上处理后，在测试方式中，呈(Vcc-Vthb)电平的高电平数据被写入存储单元25。
另一方面，在通常方式中写入高电平数据的情况下，升压电压Vpp被供给位线分离信号线BLIa、BLIb。因此，如果Vcc电平电压从写入缓冲器33供给数据线D，则位线BL的电位呈Vcc电平，Vcc电平电压被供给存储单元25的存储节点SN。另外，升压电压Vpp被供给所选择的字线WL。这样一来，在通常方式中写入Vcc电平的高电平数据。就是说，在通常方式中的高电平数据的写入工作与实施例1的DRAM中的通常方式的写入工作相同。
如上所述，在实施例2的DRAM中，在测试方式中，当将高电平数据写入存储单元中时，将比通常方式低的电平电压加在位线分离信号线BLIa、BLIb上。因此，测试方式中的存储单元的存储节点的电位比通常方式的电位低。因此，产生H→L错误的时间变短，能缩短测试时间。就是说能高效地进行不良现象的检测。
图15是表示实施例2的DRAM的特征部分的简略框图。另外，与图2及图4相同的部分标以相同的参照符号，适当地省略其说明。参照图15，当子阵列选择电路161输出的子阵列选择信号SSa为高电平、子阵列选择信号SSb为低电平时，选择与连接电路45a连接的子阵列23。就是说，BLI驱动器19中包含的驱动器163a接收呈低电平的子阵列选择信号SSb，将高电平信号输出给位线分离信号线BLIa。这时，驱动器163a在测试方式中将呈Vcc电平的信号输出给位线分离信号线BLIa，而在通常方式中输出呈Vpp电平的信号。另一方面，BLI驱动器19中包含的驱动器163b接收呈高电平的子阵列选择信号SSa，将呈低电平(GND电平)的信号输出给位线分离信号线BLIb。因此，连接电路31b的NMOS晶体管43b、45b截止，与连接电路31b连接的子阵列23从读出放大器组17断开。
在选择与连接电路31b连接的子阵列23的情况下，子阵列选择电路161将呈低电平的子阵列选择信号SSa和呈高电平的子阵列选择信号SSb送给BLI驱动器19。然后，驱动器163a接收呈高电平的子阵列选择信号SSb，并将呈低电平(GND电平)的信号输出给位线分离信号线BLIa。因此，与连接电路31a连接的子阵列23从读出放大器组17断开。另一方面，驱动器163b接收呈低电平的子阵列选择信号SSa，并将呈高电平的信号输出给位线分离信号线BLIb。在这种情况下，驱动器163b在测试方式中将呈Vcc电平的信号输出给位线分离信号线BLIb，在通常方式中，输出呈Vpp电平的信号。
行译码器的预充电信号IN被输入到驱动器163a、163b，而该行译码器的预充电信号IN是从图12中的IN发生电路发生的。因此，在选择了存储单元阵列5(参照图1)、行地址选通信号/RAS变为低电平时，行译码器的预充电信号IN变成高电平。就是说，对子阵列23进行写入时，行译码器的预充电信号IN变成高电平。
图16是表示图15中的BLI驱动器19的详细电路图。另外，与图15相同的部分标以相同的参照符号，适当地省略其说明。参照图16，驱动器163a备有NMOS晶体管165、167、169、171、173、175及PMOS晶体管177、179、181、183、185、187、189。PMOS晶体管177及NMOS晶体管165、167串联连接在从Vpp电源107获得升压电压Vpp的节点和从地71获得接地电压GND的节点之间。行译码器的预充电信号IN被送给PMOS晶体管177及NMOS晶体管165的栅极。子阵列选择信号SSb被送给NMOS晶体管167的栅极。
PMOS晶体管179设在从Vpp电源107获得升压电压Vpp的节点和节点NC1之间，其栅极连接在节点NC2上。PMOS晶体管181和NMOS晶体管169串联连接在从Vpp电源107获得升压电压Vpp的节点和从地71获得接地电压GND的节点之间。PMOS晶体管181和NMOS晶体管169的栅极连接在节点NC1上。PMOS晶体管183、185及NMOS晶体管171串联连接在从Vpp电源107获得升压电压Vpp的节点和从地71获得接地电压GND的节点之间。第1测试方式输入信号TEST1被送给PMOS晶体管183的栅极。PMOS晶体管185及NMOS晶体管171的栅极连接在节点NC2上。
PMOS晶体管187设在从Vcc电源73获得电源电压Vcc的节点和位线分离信号线BL1a之间，其栅极连接在NMOS晶体管173的漏极上。PMOS晶体管189及NMOS晶体管173、175串联连接在从Vpp电源107获得升压电压Vpp的节点和从地71获得接地电压GND的节点之间。PMOS晶体管189及NMOS晶体管173的栅极连接在节点NC1上。第1测试方式输入信号TEST1被送给NMOS晶体管175的栅极。这里，第1测试方式输入信号TEST1由图11中的TEST发生电路发生。因此，在进入测试方式时，第1测试方式输入信号TEST1变成高电平。另外，PMOS晶体管177～189的结构与图9中的PMOS晶体管的结构相同。
驱动器163b的电路结构与驱动器163a的电路结构相同。
但是，子阵列选择信号SSb被输入到驱动器163aNMOS晶体管167，而子阵列选择信号SSa被输入到驱动器163b的NMOS晶体管167的栅极。另外，在驱动器163b中，PMOS晶体管181、189的栅极、NMOS晶体管169、173的栅极、PMOS晶体管179、177的漏极及NMOS晶体管165的漏极都连接在节点ND1上。再者，在驱动器163b中，PMOS晶体管179、185的栅极、NMOS晶体管171的栅极、PMOS晶体管181的漏极及NMOS晶体管169的漏极都连接在节点ND2上。还有，PMOS晶体管185、187的漏极及NMOS晶体管171的漏极都连接在位线分离信号线BLIb上。
图17是说明图16中的BLI驱动器在测试方式下的工作用的时间图。参照图16及图17，说明BLI驱动器的工作情况。另外，考虑选择图15中的与连接电路31a连接的子阵列23的情况。考虑进入测试方式的情况。在此情况下，第1测试方式输入信号TEST1为高电平。在时刻t1之前，行译码器的预充电信号IN为低电平，因此节点NC1、ND1的电位呈高电平。因此，NMOS晶体管173及PMOS晶体管187导通，电源电压Vcc从Vcc电源73加到位线分离信号线BLIa、BLIb上。
在时刻t1，行地址选通信号/RAS变为低电平之后，如果行译码器的预充电信号IN及子阵列选择信号SSa变成高电平，则节点ND1的电位呈低电平，节点ND2的电位呈高电平。因此，驱动器163b的PMOS晶体管187导通。另一方面，由于节点ND2的电位呈高电平，所以接地电压GND从地71加在位线分离信号线BLIb上。另外，在时刻t1，行地址选通信号/RAS变为低电平之后，即使行译码器的预充电信号IN变成高电平，但子阵列选择信号SSb为低电平，所以节点NC1的电位被锁定为高电平。从而，位线分离信号线BLIa的电位仍为Vcc电平。
在时刻t2，行地址选通信号/RAS变为高电平之后，如果行译码器的预充电信号IN变成低电平，则节点ND1的电位呈高电平。因此，驱动器163b的NMOS晶体管173及PMOS晶体管187导通，电源电压Vcc从Vcc电源73加到位线分离信号线BLIb上。
图18是说明图16中的BLI驱动器在通常方式下的工作用的时间图。参照图16及图18进行说明。另外，考虑选择图15中的与连接电路31a连接的子阵列23的情况。
由于是通常方式，所以第1测试方式输入信号TEST1为低电平。在时刻t1之前，行译码器的预充电信号IN为低电平，因此节点NC1、ND1的电位呈高电平，节点NC2、ND2的电位呈低电平。因此，PMOS晶体管183、185导通，升压电压Vpp从Vpp电源107加到位线分离信号线BLIa、BLIb上。在时刻t1，行地址选通信号/RAS变为低电平之后，如果行译码器的预充电信号IN及子阵列选择信号SSa变成高电平，则节点ND1的电位呈低电平，节点ND2的电位呈高电平。因此，驱动器163b的PMOS晶体管187截止。
另一方面，由于节点ND2的电位呈高电平，所以接地电压GND从地71加在位线分离信号线BLIb上。另外，在时刻t1，行地址选通信号/RAS变为低电平之后，即使行译码器的预充电信号IN变成高电平，但子阵列选择信号SSb为低电平，所以节点NC1的电位被锁定为高电平。从而，位线分离信号线BLIa的电位仍为Vpp电平。在时刻t2，行地址选通信号/RAS变为高电平之后，如果行译码器的预充电信号IN变成低电平，则节点ND1的电位呈高电平。因此，驱动器163b的PMOS晶体管183、185导通，升压电压Vpp从Vpp电源107加到位线分离信号线BLIb上。
如上所述，在实施例2的DRAM中，在测试方式中，当将高电平数据写入存储单元中时，将比通常方式低的电平电压加在位线分离信号线BLIa、BLIb上。因此，测试方式中的存储单元的存储节点SN的电位比通常方式的电位低。因此，产生H→L错误的时间变短，故能缩短测试时间。就是说能高效地进行不良现象的检测。
(实施例3)本发明的实施例3的DRAM的整体结构与图1中的DRAM的整体结构相同。参照图1，实施例3的DRAM的行译码器及BLI驱动器9、以及存储单元阵列5与图2中的行译码器及BLI驱动器9、以及存储单元阵列5相同。参照图2，实施例3的DRAM的子阵列23与图3中的子阵列23相同。参照图2，实施例3的DRAM的行译码器21及子阵列23与图6中的行译码器21及子阵列23相同。参照图1及图6，实施例3的DRAM的控制电路15及译码器75与图7中的控制电路15及译码器75相同。但是字驱动器WD1～WD4不同。就是说，在实施例1中，字驱动器WD1～WD4在测试方式中产生Vcc电平电压，在通常方式中产生Vpp电平电压。可是，在实施例3中，字驱动器WD1～WD4在测试方式及通常方式中，都产生升压电压Vpp。另外，在实施例3中没有TEST信号产生电路83。
参照图7，实施例3的DRAM的IN信号发生电路79与图12中的IN发生电路相同。参照图2，读出放大器组17及子阵列23以及其外围电路与图15中的读出放大器组17及子阵列23以及其外围电路相同。但是，BLI驱动器19不同。就是说，在实施例2中，BLI驱动器19在测试方式中，将Vcc电平电压加在位线分离信号线BLIa、BLIb上，而在通常方式中，将Vpp电平电压加在位线分离信号线BLIa、BLIb上。可是，在实施例3中，BLI驱动器19在测试方式及通常方式中，都是将Vpp电平电压加在位线分离信号线BLIa、BLIb上。
图19是表示本发明实施例3的DRAM的特征部分的详细电路图。另外，与图4相同的部分标以相同的参照符号，适当地省略其说明。参照图19，该DRAM包括Vφ发生电路191、读出放大控制电路193、子阵列23、连接电路31a、31b、读出放大器组17、前置放大器13及写入缓冲器33。读出放大控制电路193由PMOS晶体管195、197构成。PMOS晶体管195、197并联连接在从Vcc电源73获得电源电压Vcc的节点和节点N3之间。PMOS晶体管195的栅极连接在节点N3上。信号Vφ被送给PMOS晶体管197的栅极。
本实施例在检测暂停更新的不良现象或干扰更新的不良现象等H→L错误时的测试方式中，当将高电平数据写入存储单元时，将存储单元的存储节点的电位设定得比在通常方式时将高电平数据写入存储单元时的电位低。
就是说，在本实施例中，在检测H→L错误的测试方式中，当将高电平数据写入存储单元中时，将比在通常方式中将高电平数据写入存储单元时低的电平电压供给P沟道读出放大器41。另外，作为检测H→L错误的测试方式，有在本实施例1中说明过的检测暂停更新的不良现象的方式和检测干扰更新的不良现象的方式等。
说明通常方式下的写入工作。在通常方式中，信号Vφ呈低电平。因此，电源电压Vcc从Vcc电源73加在节点N3上。从而，在通常方式中，实施例3的DRAM的写入工作与图4中的DRAM(实施例1)的通常方式下的写入工作相同。因此，在将高电平数据写入存储单元25时，Vcc电平电压被供给存储单元25的存储节点SN。就是说，在通常方式中，存储单元25中存储的高电平数据是Vcc电平。
在测试方式中，Vφ发生电路191将高电平信号Vφ供给PMOS晶体管197。因此，PMOS晶体管197截止，节点N3的电位变成(Vcc-Vthp)。另外，Vthp是PMOS晶体管195的阈值电压。
说明测试方式时的高电平数据的写入工作。在测试方式中，按以下顺序写入比通常方式下的电平低的高电平数据。另外，在图19中，考虑选择与连接电路31a连接的子阵列23的情况，注意看与位线BL连接的存储单元25。首先，第1，将Vpp电平电压从写入缓冲器33送给输入输出线IO，将GND电平电压送给输入输出线/IO。然后，使数据线D及位线BL的电位呈Vcc电平，从位线BL将Vcc电平电压送给存储单元25的存储节点SN。另外，呈Vcc电平的信号被送给列选择线CSL，呈Vpp电平的信号被送给位线分离信号线BLIa及字线WL。这样，第1处理与通常方式下的写入工作相同。另外，由于写入缓冲器33的驱动能力比N沟道读出放大器41的驱动能力大，所以如果Vpp电平电压从写入缓冲器33送给输入输出线IO，则数据线D的电位不是呈(Vcc-Vthp)，而是变成Vcc。
第2，进行更新。图20是说明实施例3的DRAM的更新工作用的时间图。在时刻t1，如果字线WL的电位为高电平，则在位线对BL、/BL上出现电位差。而且如果读出放大控制信号SOF、SON呈高电平，读出放大控制信号/SOP呈低电平，则P沟道读出放大器37及N沟道读出放大器41被激活，将位线对BL、/BL的电位差放大。这时，呈(Vcc-Vthp)电平的电位被送给节点N3，位线BL的电位呈(Vcc-Vthp)电平。因此，呈(Vcc-Vthp)电平的高电平数据(比通常方式下的电平低的高电平数据)被写入存储单元25。另外，呈Vcc电平的信号被送给列选择线CSL，呈Vpp电平的信号被送给字线WL及位线分离信号线BLIa。
图21是图19中的Vφ发生电路的详细电路图。参照图21，Vφ发生电路包括NMOS晶体管201、203、205、207、209、NOR电路211及反相器213。NMOS晶体管201～209串联连接在引出脚199和输出第2测试方式输入信号TEST2的节点之间。各NMOS晶体管201～209与二极管连接。第2测试方式输入信号TEST2被送给NOR电路211的一个输入节点，行地址选通信号/RAS被送给另一个输入节点。NOR电路211的输出节点连接在反相器213的输入节点上。反相器213输出信号Vφ。另外，引出脚199也可以不是专用的引出脚，或者还可以是现有的封装体中的空引出脚。
进入测试方式时，Vcc电平以上的高电平电压加在引出脚199上。通过这样处理，信号Vφ呈高电平。另一方面，在通常方式中，将引出脚199的电位固定在GND电平。因此，第2测试方式输入信号TEST2变成低电平。这里，行地址选通信号/RAS为低电平时，信号Vφ变成低电平。
如上所述，在实施例3的DRAM中，在测试方式下，通过使加在P沟道读出放大器41上的电压为(Vcc-Vthp)电平，将呈(Vcc-Vthp)电平的高电平数据(比通常方式时的电平低的高电平数据)写入存储单元。从而产生H→L错误的时间变短，故能缩短测试时间。就是说能高效地进行不良现象的检测。
在本发明的第1方面的动态型半导体存储器中，在将高电平数据写入存储单元时，在通常方式中写入第1电平电位，在测试方式中写入比第1电平低的第2电平电位。因此，能使产生H→L错误的时间变短，能缩短测试时间。就是说能高效地进行不良现象的检测。
本发明的第2方面的动态型半导体存储器是在第1方面的装置中在测试方式中写入高电平数据时，比在通常方式中写入高电平数据时的电平低的电压被送给存储单元内部。因此，能使产生H→L错误的时间变短，能缩短测试时间。就是说能高效地进行不良现象的检测。
本发明的第3方面的动态型半导体存储器是在第2方面的装置中在测试方式中写入高电平数据时，将比在通常方式中写入高电平数据时绝对值小的电压送给字线。因此，在测试方式中写入的高电平数据呈比在通常方式中写入的高电平数据的电平低的电平。因此，能使产生H→L错误的时间变短，能缩短测试时间。就是说能高效地进行不良现象的检测。
本发明的第4方面的动态型半导体存储器是在第1方面的装置中在测试方式中写入高电平数据时，比在通常方式中写入高电平数据时的电平低的电压被从数据线传送给位线。因此，在测试方式中写入的高电平数据呈比在通常方式中写入的高电平数据的电平低的电平。因此，能使产生H→L错误的时间变短，能缩短测试时间。就是说能高效地进行不良现象的检测。
本发明的第5方面的动态型半导体存储器是在第4方面的装置中在测试方式中写入高电平数据时，将比在通常方式中写入高电平数据时绝对值小的电压送给晶体管的控制极。因此，在测试方式中写入的高电平数据呈比在通常方式中写入的高电平数据的电平低的电平。因此，能使产生H→L错误的时间变短，能缩短测试时间。就是说能高效地进行不良现象的检测。
本发明的第6方面的动态型半导体存储器是在第1方面的装置中在测试方式中写入高电平数据时，使读出放大器的放大率比在通常方式中写入高电平数据时的放大率小。因此，在测试方式中写入的高电平数据呈比在通常方式中写入的高电平数据的电平低的电平。因此，能使产生H→L错误的时间变短，能缩短测试时间。就是说能高效地进行不良现象的检测。
本发明的第7方面的动态型半导体存储器是在第1方面至第7方面中的任意一方面的装置，在检测H→L错误的测试方式中写入高电平数据时，写入比在通常方式中写入高电平数据时的电平低的电压。因此，能使产生H→L错误的时间变短，能缩短测试时间。就是说能高效地进行不良现象的检测。
在本发明的第8方面的动态型半导体存储器的测试方法中的写入高电平数据的步骤中，写入比在通常方式中写入高电平数据时的电平低的数据。因此，能使产生H→L错误的时间变短，能缩短测试时间。就是说能高效地进行不良现象的检测。
权利要求
1.一种动态型半导体存储器，其特征在于备有多个存储单元和写入电压控制装置，上述多个存储单元排列成行及列的矩阵状，各存储单元分别保存高电平数据或低电平数据，上述写入电压控制装置在将上述高电平数据写入上述存储单元时、在通常方式下写入第1电平电压，在测试方式下写入比上述第1电平电压低的第2电平电压。
2.根据权利要求1所述的动态型半导体存储器，其特征在于它还备有多条字线和多条位线，上述多条字线与上述多个行对应地配置，各字线与对应的行的上述存储单元连接，上述多条位线与上述多个列对应地配置，各位线与对应的列的上述存储单元连接，上述各存储单元包含通过改变对应的上述字线电位的电平而进行控制的传输门，上述写入电压控制装置是字线选择装置，上述字线选择装置根据行地址信号选择上述字线，在上述测试方式中，将上述第2电平电压写入与所选择的上述字线连接的上述存储单元时，控制加在所选择的上述字线上的电压电平，以便将比写入上述第1电平电压时低的电平电压通过上述传输门从上述位线送给上述存储单元内部，与从对应的上述位线供给的电压对应的数据被写入与所选择的上述字线连接的上述存储单元中。
3.根据权利要求2所述的动态型半导体存储器，其特征在于上述传输门是晶体管，上述晶体管包含与对应的上述字线连接的控制电极、与对应的上述位线连接的第1电极、以及与上述存储单元内部连接的第2电极，在上述测试方式中，将上述第2电平电压写入与所选择的上述字线连接的上述存储单元时，上述字线选择装置将其绝对值比写入上述第1电平电压时小的电压送给所选择的上述字线。
4.根据权利要求1所述的动态型半导体存储器，其特征在于它还备有多条位线、多条数据线和多个连接装置，上述多条位线与上述多个列对应地配置，上述各位线与对应的列的上述存储单元连接，上述多条数据线与上述多条位线对应地配置，上述各数据线的电位设定成与从外部供给的数据对应的电位，上述多个连接装置与上述多条位线对应地设置，上述各连接装置将对应的上述位线和对应的上述数据线连接起来，上述写入电压控制装置是位线分离装置，在上述测试方式中，将上述第2电平电压写入上述存储单元时，上述位线分离装置控制上述连接装置，以便比写入上述第1电平电压时低的电平电压从上述数据线传送给上述位线，与从对应的上述位线供给的电压对应的数据被写入上述存储单元。
5.根据权利要求4所述的动态型半导体存储器，其特征在于上述连接装置是晶体管，在上述测试方式中，将上述第2电平电压写入上述存储单元时，上述位线分离装置将其绝对值比写入上述第1电平电压时小的电压送给上述晶体管的控制极。
6.根据权利要求1所述的动态型半导体存储器，其特征在于它还备有多条位线对和多个读出放大器，上述多条位线对与上述多个列对应地配置，上述各位线对与对应的列的上述存储单元连接，上述多个读出放大器与上述多条位线对对应地设置，上述各读出放大器检测并放大对应的位线对的电位差，上述写入电压控制装置是读出放大控制装置，在测试方式中，将上述第2电平电压写入上述存储单元时，上述读出放大控制装置使上述读出放大器的放大率比写入上述第1电平电压时小，与从对应的上述位线对的对应的位线供给的电压对应的数据被写入上述存储单元。
7.根据权利要求1至6中的任意一项所述的动态型半导体存储器，其特征在于在上述测试方式中，检测被写入上述存储单元的上述高电平数据变成上述低电平数据的不良现象。
8.一种具有多个保存高电平数据或低电平数据的存储单元的动态型半导体存储器的测试方法，其特征在于包括以下步骤将上述高电平数据写入上述各存储单元的步骤；将上述高电平数据写入上述各存储单元后，从上述各存储单元读出所保存的数据的步骤；以及以上述读出的全部数据为原先的状态，判断写入的上述高电平数据是否变为上述低电平数据的步骤，在写入上述高电平数据的步骤中，写入比在通常方式中写入上述高电平数据时低的电平电压。
全文摘要
本动态型半导体存储器及其测试方法能缩短测试时间。在通常方式中,将升压电压Vpp供给所选择的字线WL1。在测试方式中,将比Vpp电平低的电源电压Vcc供给所选择的字线WL1。因此,在测试方式中,写入存储单元25的高电平数据比在通常方式中写入存储单元25的高电平数据的电位低。因此,能缩短产生H→L错误的时间,能缩短测试时间。
文档编号G11C29/00GK1187677SQ9712002
公开日1998年7月15日 申请日期1997年10月10日 优先权日1997年10月10日
发明者安达幸信, 沖本裕美, 林越正纪 申请人:三菱电机株式会社