在存储器中共享支持电路的制作方法
【专利说明】在存储器中共享支持电路
[0001]优先串请案
[0002]本申请案主张2013年4月17日申请的第13/864，733号美国专利申请案的优先权的权益，所述申请案的全部内容以引用方式并入。
技术领域
[0003]本发明的实施例大体上涉及存储器且特定实施例涉及在存储器中共享支持电路。
【背景技术】
[0004]快闪存储器装置已发展成用于大范围电子应用的非易失性存储器的普遍来源。快闪存储器的一般用途包含个人计算机、个人数字助理(PDA)、数字摄像机、数字媒体播放器、数字记录器、游戏、家电、车辆、无线装置、蜂窝电话及可装卸存储器模块。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过对电荷存储结构(例如浮动栅极)的编程、捕捉层或其它物理现象，单元的阈值电压中的变化确定每一单元的数据状态。
[0005]存储器装置的存储器单元通常被布置成具有可被组织为存储器单元的串联串的多个群组(举例来说，块)的存储器阵列。支持电路可用以在存储器单元串的群组中选择数个存储器串的个别串以编程、读取或擦除选定串的单元。
[0006]图1说明用于选择及取消选择相应选定及取消选定的存储器块100、101中的存储器单元的个别串联串的典型现有技术支持电路150、151。由于数个存储器块可共享相同的存取线(举例来说，字线)及数据线(举例来说，位线)，所以应仅选择针对特定存储器操作(举例来说，编程、读取、擦除)而被存取的存储器块。
[0007]图1展示存储器块100 (其经选择用于特定存储器操作(举例来说，编程、读取、擦除))及存储器块101 (其经取消选择以使得其存储器单元不受字线WLO到WL32、位线110及/或源极111上的信号影响)。每一存储器块100、101展示为具有两个典型存储器单元的串联串120到123，其表示(举例来说)每一块中的多个串联串(举例来说，O到15)。每一串联串120到123可耦合到:相应漏极选择装置125到128，其可用以响应于局部漏极选择栅极控制信号SGDO到SGD15而选择性地将相应串联串耦合到位线110 ;及相应源极选择装置130到133，其可用以响应于局部源极选择栅极控制信号SGS而将相应串联串耦合到源极 111。
[0008]为了清楚的目的，所展示的支持电路150、151表示用于选择性地将单一全局字线GWLO耦合到局部字线WLO且将单一全局漏极选择栅极GSGDO耦合到局部漏极选择栅极SGDO的典型电路。对于选定块100，字线选择晶体管103及漏极选择栅极选择晶体管105展示为由高信号BLKSEL(n)启用。漏极选择栅极取消选择晶体管106展示为由低信号BLKSELb (η)停用。类似地，对于取消选定块101，字线选择晶体管107及漏极选择栅极选择晶体管108展示为由低信号BLKSEL(η)停用，而漏极选择栅极取消选择晶体管109展示为由高信号BLKSELb (η)启用。
[0009]从图1可见，每一字线可分别由选择/取消选择晶体管103、107选择且每一漏极选择栅极可分别由两个选择/取消选择晶体管105、108及106、109选择。虽然未展示，但源极选择栅极也可各自使用两个选择/取消选择晶体管。由于典型存储器装置可能具有数十万个字线及选择栅极，所以可了解，存储器装置的支持电路可使用大量的集成电路裸片有效面积，其可能更好由额外存储器单元使用以实现更大的存储器密度。
【附图说明】
[0010]图1说明具有支持电路的典型现有技术选定及取消选定存储器块的示意图。
[0011 ] 图2说明NAND架构存储器阵列的一部分的一个实施例的示意图。
[0012]图3A、3B及3C说明用于共享选择栅极的支持电路的制造步骤的一个实施例。
[0013]图4说明根据图3C的实施例的具有在串联串之间共享的共享支持电路的存储器阵列的一个实施例的不意图。
[0014]图5说明根据图2到4的实施例的具有共享支持电路的存储器阵列的一个实施例的框图。
[0015]图6说明图5的实施例的实施方案的一个实施例的示意图。
[0016]图7说明系统的一个实施例的框图。
[0017]图8说明根据图3C的实施例的子块解码的表。
【具体实施方式】
[0018]在以下详细描述中，参考形成描述的一部分的附图且在所述附图中通过说明的方式来展示特定实施例。在图式中，相同数字实质上描述贯穿若干视图的类似组件。在不脱离本发明的范围的情况下可利用其它实施例且作出结构、逻辑及电气改变。因此，以下详细描述不应以限制意义来理解。
[0019]非易失性存储器可利用包含NOR及NAND的不同架构。架构设计是得自用以读取装置的逻辑。在NOR架构中，存储器单元的逻辑列与耦合到数据线(例如通常称为位线的数据线)的每一存储器单元并联耦合。在NAND架构中，存储器单元的列仅与耦合到位线的列的第一存储器单元串联耦合(举例来说，漏极到源极)。
[0020]图2说明包括非易失性存储器单元的串联串的NAND架构存储器阵列201的块的一部分的一个实施例的示意图。由于本文中揭示的实施例不限于任一存储器架构，所以所述NAND架构仅用于说明的目的。在一个实施例中，存储器阵列形成为三维架构，使得串联串的每一存储器单元可沿着垂直多晶硅柱形成于不同层级中。
[0021]存储器阵列201包括布置成列的非易失性存储器单元的阵列(举例来说，浮动栅极)。横跨多个串204、205的存取线(举例来说，字线)WL0到WL31耦合到在行中的每一存储器单元的控制栅极以便偏置所述行中的存储器单元的控制栅极。数据线220 (举例来说，位线BL)耦合到串204、205且最终耦合到通过感测选定位线上的电流或电压而检测及存储每一单元的状态的感测电路及页缓冲器(未展示)。
[0022]存储器单元的每一串204、205通过源极选择装置216、217(举例来说，晶体管)耦合到源极206及通过至少两个漏极选择装置212、213及214、215 (举例来说，晶体管)耦合到个别位线220。源极选择装置216、217是由耦合到其控制栅极的源极选择栅极控制信号SGS 230控制。如随后将更详细描述，漏极选择装置212、213及214、215分别是由耦合到其控制栅极的个别漏极选择栅极控制信号S⑶U3、S⑶L3及S⑶U0、S⑶LO控制。
[0023]在存储器阵列的典型编程中，每一存储器单元可个别地经编程为单层级单元(SLC)或多层级单元(MLC)。单元的阈值电压(Vt)可用作存储于单元中的数据的指示。举例来说，在SLC存储器装置中，2.5V的Vt可能指示经编程的单元，而-0.5V的V ,可能指示经擦除的单元。在MLC存储器装置中，多个Vt范围可通过将位模式指派到特定V ,范围而各自指示不同状态。
[0024]图2的两个串204、205可表示(举例来说)存储器块的十六个串。所述串中的每一者可由两个或两个以上漏极选择装置(举例来说，晶体管)选择。图2的实施例展示每串204、205的上漏极选择装置212、214及下漏极选择装置213、215。上漏极选择装置可由有源上漏极选择栅极控制信号SGDUO、SGDU3启用且下漏极选择装置可由有源下漏极选择栅极控制信号SGDLO、SGDL3启用。因此，可在实质上同时启用所述上漏极选择装置及所述下漏极选择装置两者时选择个别串。替代实施例可能使用比图2中展示的每串两个漏极选择装置数量更多的漏极选择装置。
[0025]为了选择，(举例来说)第一存储器单元串204及取消选择第二存储器单元串205，其相应漏极选择装置212、213的漏极选择栅极控制信号SGDU3及SGDL3应都为有源的(举例来说，如果漏极选择装置为nFET