与阵列及感测电路相同的芯片上实施及/或在例如外部处理器的外部 处理资源上实施，且可控制启用/禁用对应于阵列及感测电路的各种信号以便执行如本文 中描述的逻辑运算。
[0064] 结合图2六、28、2〇1、2(：-2、20-1及20-2描述的实例逻辑运算阶段涉及累加数据值 (例如，从存储器单元感测的数据值及/或对应于感测线的电压或电流的数据值）。归因于能 量守恒，执行逻辑运算阶段时消耗的能量约等于在将感测线D或0_的电容从VDD/2充电到 VDD(其在激活感测放大器时开始(例如，如图28、2〇1、2(：-2、20-1及20-2中展示的时间七3)) 期间消耗的能量。因而，执行逻辑运算大约消耗用于将感测线(例如，数字线)从VDD/2充电 到VDD的能量。相比之下，各种先前处理方法通常至少消耗用于将感测线从轨充电到轨（例 如，从接地到VDD)的能量量，这可为相较于在本文中描述的实施例的两倍或更多能量。 [0065]图3说明根据本发明的数个实施例的感测电路的一部分的示意图。在此实例中，感 测电路的部分包括感测放大器306。在数个实施例中，针对阵列(例如，阵列130)中的存储器 单元的每一列提供一个感测放大器306(例如，"感测放大器"）。举例而言，感测放大器306可 为DRAM阵列的感测放大器。在此实例中，感测放大器306耦合到一对互补感测线305-1( "D"） 及305-2( "D_"）。因而，感测放大器306通过感测线D&D_耦合到相应列中的所有存储器单 J L· 〇
[0066]感测放大器306包含一对交叉耦合的η沟道晶体管（例如，NM0S晶体管）327-1及 327-2,所述η沟道晶体管具有耦合到负控制信号328(RNL_)的相应源极及分别耦合到感测 线D&D_的漏极。感测放大器306还包含一对交叉耦合的p沟道晶体管（例如，PM0S晶体管） 329-1及329-2,所述p沟道晶体管具有耦合到正控制信号331(PSA)的相应源极及分别耦合 到感测线D及0_的漏极。
[0067] 感测放大器306包含分别耦合到感测线D&D_的一对隔离晶体管321-1及321-2。隔 离晶体管321-1及321-2耦合到控制信号322(IS0)，控制信号322在激活时启用(例如，接通） 晶体管321-1及321-2以将感测放大器306连接到存储器单元的列。尽管在图3中未说明，感 测放大器306可耦合到第一存储器阵列及第二存储器阵列且可包含耦合到互补控制信号 (例如，IS0_)的另一对隔离晶体管，当停用ISO时停用所述互补控制信号，使得当感测放大 器306耦合到第二阵列时所述感测放大器306与第一阵列隔离，且反之亦然。
[0068]感测放大器306还包含经配置以平衡感测线D&D_的电路。在此实例中，平衡电路 包括具有耦合到平衡电压325(dvc2)的第一源极/漏极区域的晶体管324,平衡电压325可等 于VDD/2,其中VDD为与阵列相关联的供应电压。晶体管324的第二源极/漏极区域耦合到一 对晶体管323-1及323-2的共同第一源极/漏极区域。晶体管323-1及323-2的第二源极漏极 区域分别耦合到感测线D&D_。晶体管324、323-1及323-2的栅极耦合到控制信号326(EQ)。 因而，激活EQ启用晶体管324、323-1及323-2,这将感测线D有效地短接到感测线D_，使得感 测线D及0_平衡到平衡电压dvc2。
[0069] 感测放大器306还包含晶体管332-1及332-2,其栅极耦合到信号333(C0LDEC)。信 号333可称为列解码信号或列选择信号。响应于启用信号333,将感测线D&D_连接到相应本 地I/O线334-1 (10)及334-2(10_)(例如，以执行操作，例如与读取操作相关联的感测线存 取）。因而，可激活信号333以在I/O线334-1及334-2上传送对应于阵列中的正被存取的存储 器单元的状态(例如，例如逻辑0或逻辑1的逻辑数据值)的信号。
[0070] 在操作中，当感测(例如，读取)存储器单元时，感测线D、D_*的一者上的电压将略 大于感测线D、D_的另一者上的电压。接着，驱使PSA信号升高且驱使RNL_信号降低以激活感 测放大器306。具有较低电压的感测线D、D_将接通PM0S晶体管329-1、329-2中的一者到大于 PM0S晶体管329-1、329-2中的另一者的程度，借此驱使具有较高电压的感测线D、D_升高到 超出另一感测线D、D_经驱使升高的程度。类似地，具有较高电压的感测线D、D_将接通NM0S 晶体管327-1、327-2中的一者到大于NMOS晶体管327-1、327-2中的另一者的程度，借此驱使 具有较低电压的感测线D、DJ#低到超出另一感测线D、D_经驱使降低的程度。因此，在短暂 延迟后，具有略大电压的感测线D、D_g驱动到PSA信号的电压（其可为供应电压VDD)，且另 一感测线D、D_g驱动到RNL_信号的电压(其可为例如接地电位的参考电位）。因此，交叉耦 合的NM0S晶体管327-1、327-2及?103晶体管329-1、329-2充当感测放大器对，其放大感测线 D&D_上的差分电压且用于锁存从所选择的存储器单元感测的数据值。如在本文中使用，感 测放大器306的交叉耦合的锁存器可称为主要锁存器。相比之下，且如上文结合图2A描述， 与计算组件(例如，图2A中展示的计算组件231)相关联的交叉耦合的锁存器可称为次要锁 存器。
[0071] 莖造
[0072] 本发明包含关于使用感测电路执行逻辑运算的设备及方法。实例设备包括存储器 单元阵列及包括耦合到所述阵列的感测线的主要锁存器的感测电路。所述感测电路可经配 置以：通过感测耦合到所述感测线的存储器单元而执行逻辑运算的第一运算阶段;通过感 测耦合到所述感测线的相应数目个不同存储器单元而执行所述逻辑运算的数个中间运算 阶段;及在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加 所述第一运算阶段及所述数个中间运算阶段的结果。
[0073] 尽管已在本文中说明及描述特定实施例，但所属领域的一般技术人员将了解，经 计算以实现相同结果的布置可取代展示的特定实施例。本发明旨在涵盖本发明的一或多个 实施例的调适或变动。应理解，已以说明性方式而非限制性方式做出上述描述。所属领域的 技术人员在检视上述描述后将明白在本文中未具体描述的上述实施例的组合及其它实施 例。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参 考所附权利要求书以及权利要求书有权拥有的等效物的全范围确定本发明的一或多个实 施例的范围。
[0074]在前述实施方式中，出于简化本发明的目的，将一些特征集中于单一实施例中。本 发明的此方法不应解释为反映本发明的所揭示实施例必须使用多于每一权利要求中明确 叙述的特征的意图。而是，如所附权利要求书反映，本发明的主题在于少于单一所揭示实施 例的所有特征。因此，特此将所附权利要求书并入实施方式中，其中每一权利要求独立地作 为单独实施例。
【主权项】
1. 一种设备，其包括： 存储器单元阵列;及 感测电路，其包括耦合到所述阵列的感测线的主要锁存器，所述感测电路经配置以： 通过感测耦合到所述感测线的存储器单元而执行逻辑运算的第一运算阶段； 通过感测耦合到所述感测线的相应数目个不同存储器单元而执行所述逻辑运算的数 个中间运算阶段;及 在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加所 述第一运算阶段及所述数个中间运算阶段的结果。2. 根据权利要求1所述的设备，其中所述次要锁存器中的所述累加结果为所述逻辑运 算的结果，且其中所述感测电路进一步经配置以在不启用耦合到所述感测电路的输入/输 出I/O线的情况下将所述逻辑运算的所述结果存储于所述阵列中。3. 根据权利要求2所述的设备，其中所述逻辑运算为以下中的至少一者： AND运算;及 OR运算。4. 根据权利要求1所述的设备，其中所述次要锁存器中的所述累加结果为所述逻辑运 算的结果的反相，且其中所述感测电路进一步经配置以在不启用耦合到所述感测电路的输 入/输出I/O线的情况下将所述逻辑运算的所述结果存储于所述阵列中。5. 根据权利要求4所述的设备，其中所述逻辑运算为以下中的至少一者： NAND运算;及 NOR运算。6. 根据权利要求1所述的设备，其中所述次要锁存器包括与所述存储器单元有间距地 形成的第一对晶体管及第二对晶体管。7. 根据权利要求1所述的设备，其中所述感测电路包括： 感测放大器，其包含所述主要锁存器;及 计算组件，其包含： 所述次要锁存器； 第一传输晶体管，其耦合到所述次要锁存器;及 第一反相晶体管，其耦合到所述感测线及所述第一传输晶体管。8. 根据权利要求7所述的设备，其中所述感测线包括耦合到所述主要锁存器的一对互 补感测线的第一感测线，且其中所述计算组件进一步包含： 第二传输晶体管，其耦合到所述次要锁存器;及 第二反相晶体管，其耦合到所述对互补感测线的第二感测线及所述第二传输晶体管。9. 根据权利要求8所述的设备，其中所述次要锁存器包括一对η沟道晶体管及一对p沟 道晶体管，且其中： 所述对η沟道晶体管的第一 η沟道晶体管的栅极及所述对ρ沟道晶体管的第一 ρ沟道晶 体管的栅极耦合到所述第一反相晶体管的栅极;及 所述对η沟道晶体管的第二η沟道晶体管的栅极及所述对ρ沟道晶体管的第二ρ沟道晶 体管的栅极耦合到所述第二反相晶体管的栅极。10. 根据权利要求1到9中任一权利要求所述的设备，其中所述感测电路经配置以使用 少于将所述感测线从接地电压充电到对应于所述阵列的供应电压所需的能量量的能量量 存储所述逻辑运算的结果。11. 根据权利要求1到9中任一权利要求所述的设备，其中所述存储器单元阵列包括1晶 体管1电容器1T1C存储器单元。12. 根据权利要求1到9中任一权利要求所述的设备，其中所述存储器单元及所述相应 数目个不同存储器单元各自耦合到所述阵列的不同存取线。13. 根据权利要求12所述的设备，其中所述存储器单元及所述相应数目个不同存储器 单元中的至少一者为破坏性读取存储器单元。14. 一种用于执行逻辑运算的方法，其包括： 经由耦合到感测线的感测放大器感测存储于存储器单元中的数据值，所述数据值充当 所述逻辑运算的第一输入； 经由启用耦合到所述感测线的第一传输晶