专利名称：环形半导体控制整流器组件的制作方法
技术领域：
本发明系涉及集成电路的抗静电放电技术，特别是涉及侧向半导体控制整流器的环形组件结构，以较小的布局面积提供较佳的静电放电保护能力。
有鉴于半导体技术的进步，CMOS组件的尺寸已降至亚微米，甚至半微米等级。而随此先进技术造成的组件型态，包括有如甚薄的栅极氧化层、较短的晶体管信道区、源极和漏极漏极区的浅结(shallow junction)、具有轻掺杂漏极(LDD)特性的结构、以及金属硅化物的扩散(silicided diffusion)工艺等等，俱皆减弱由此CMOS组件所组成集成电路的静电放电(electrostatic discharge，简以ESD称的)防护能力。
为使亚微米CMOS集成电路的抗ESD能力符合需要，公知的方法是采用横侧向半导体控制整流器(Lateral Semiconductor ControlledRectifier，下文以LSCR称的)做为ESD保护电路，即如美国专利第5,012,317号案所示，以避免ESD的破坏。此公知LSCR形成于一P型半导体基底10内的布局俯视图及剖面图，分别显示于
图1和图2。
如图1和图2所示，在P型半导体基底10的既定位置形成有一N型阱区11。一P型掺杂区12形成于N型阱区11内，一N型掺杂区13系形成于P型半导体基底10内，而以P型掺杂区12、N型阱区11、P型半导体基底10、及N型掺杂区13，建构成LSCR，分别做为此LSCR的阳极、阳栅极、阴栅极、以及阴极等。
再者，N型掺杂区14和P型掺杂区15分别形成于N型阱区11和P型半导体基底10内，分别做为N型阱区11和P型半导体基底10的欧姆接触区。通常，阳极掺杂区12与接触区14连接至一集成电路接合垫，阴极掺杂区13与接触区15则连接至VSS电源接点。
简言之，公知LSCR结构概以条状布局为的，故如图2所示，阳极掺杂区12与阴极掺杂区13、以及接触区14和15均呈条状结构，约略互为平行相隔。然而，随着集成电路尺寸日益缩减的趋势，LSCR结构实有进一步缩减的必要。因此，如何在减小LSCR结构所需布局面积的前提下，仍保有较佳的ESD保护能力，实乃设计ESD保护电路的重要课题。
本发明的目的在于提供一种环形半导体控制整流器组件，该组件可即为解决此一问题，藉由提供多边形SCR组件结构，达到节省布局面积及成本，并保持良好ESD防护能力。
为了完成本发明目的，本发明的环形半导体控制整流器(SCR)组件具有建置于第一型半导体基底上的至少一环形单元体。而环形单元体包括一第二型阱区、一第一型掺杂区、一第二型接触环、以及一第二型掺杂环。第二型阱区是位于第一型半导体基底内，而第一型掺杂区则位于第二型阱区内。第二型接触环位于第二型阱区内，环绕第一型掺杂区。第二型掺杂环位于第一型半导体基底内，环绕第二型阱区。
据此，SCR组件结构是以环形方式配置，使得SCR组件尺寸得以缩减。再者，在保持对称的环形型态下，其允许流过的电流值当能增加，而提高以此SCR组件做为ESD防护电路时的静电放电保护能力。
另外，本发明还提供一种SCR组件，其具有建置于第一型半导体基底上的至少一环形单元体。而该环形单元体包括一第二型浮接阱区、一第一型掺杂区、以及一第二型掺杂环等。第二型浮接阱区系位于该第一型半导体基底内，而第一型掺杂区则位于该第二型阱区内。第二型掺杂环位于该第一型半导体基底内，环绕该第二型浮接阱区。
由于第二型阱区内无接触区的设置，故可进一步降低SCR组件的触发电压。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下附图简单说明图1显示此公知LSCR形成于半导体基底内的布局俯视图；图2显示此公知LSCR形成于半导体基底内的剖面图；图3显示根据本发明第一较佳实施例的环状SCR组件的布局俯视图4显示根据本发明第二较佳实施例的环状SCR组件的布局俯视图；图5显示根据本发明第三较佳实施例的环状SCR组件的布局俯视图；以及图6根据本发明第四较佳实施例的环状SCR组件的布局俯视图。
图号说明10～半导体基底；11～阱区；12～阳极掺杂区；13～阴极掺杂区；14、15～接触区；30、50～半导体基底；31、51～阱区；32、52～阳极掺杂区；33、53～阴极掺杂区；34、35、54、55～接触区；36、56～护环。
如图3所绘，在四个环形单元体外部是以P+接触环35和N+护环36包围着。因本例是采用P型半导体30做成SCR晶体管的基底，P+接触环35是形成于半导体基底30中的P+型掺杂区，藉以提供P型半导体基底30适当偏压。而N+护环36是形成于半导体基底中的N+型掺杂区，围绕在P+接触环35外部，耦接至VDD电源线(未图标)，以避免可控硅效应或闩锁效应的发生。
而图3所示的N型阱区31、P+型阳极掺杂区32、N+型阴极掺杂区33、环形N+接触掺杂区34等，虽以六边形为例，却非用以限定本发明。其它诸如三角形、四角形、五角形、七角形、八角形等多边形者、甚或圆形等，凡可形成封闭环形者，均可适用。
藉由前述SCR组件结构以环形方式配置，使得SCR组件尺寸得以缩减。再者，在保持对称的环形型态下，其允许流过的电流值当能增加，而提高以此SCR组件做为ESD防护电路时的静电放电保护能力。护环内的环形单元体数目亦可应需要酌予增减。第二实施例请参照图4所绘依照本发明第二较佳实施例的环状SCR组件的布局俯视图。本实施例与图3所示第一实施例差异处，在于N型阱区31内并无环形N+接触掺杂区34的设置，故N型阱区31是属浮接状态。据此，可进一步降低SCR组件的触发电压。第三实施例请参照图5所绘依照本发明第三较佳实施例的环状SCR组件的布局俯视图。本例中，是以N型半导体基底51与P型阱区50为例做说明。图5所示者是以四个环形单元体组成SCR组件。每一环形单元体具有相同的形状、大小与结构配置。每一环形单元体具有一P型阱区50，其内设置有一N+型阴极掺杂区53；较佳而言，N+型阴极掺杂区53是位于在P型阱区50近中央处。另外，在P型阱区50内设置有环形P+型掺杂区55，将N+型阴极掺杂区53环绕于内，做为P型阱区50的接触区。另有环形P+型阳极掺杂区52设置于N型基底51内，环绕于P型阱区50外侧。
如图5所绘者，在四个环形单元体外部是以N+接触环54和P+护环56包围着。因本例是采用N型半导体51做成SCR晶体管的基底，N+接触环54是形成于半导体基底51中的N+型掺杂区，藉以提供N型半导体基底51适当偏压。而P+护环56是形成于半导体基底中的P+型掺杂区，围绕在N+护环54外部，耦接至VSS电源线(未图标)，以避免可控硅效应的发生。
而图5所示的P型阱区50、N+型阴极掺杂区53、环形P+型阳极掺杂区52、环形P+接触掺杂区55等，虽以六边形为例，却非用以限定本发明。其它诸如三角形、四角形、五角形、七角形、八角形等多边形者、甚或圆形等，凡可形成封闭环形者，均可适用。
藉由前述SCR组件结构以环形方式配置，使得SCR组件尺寸得以缩减。再者，在保持对称的环形型态下，其允许流过的电流值当能增加，而提高以此SCR组件做为ESD防护电路时的静电放电保护能力。护环内的环形单元体数目亦可应需要酌予增减。第四实施例请参照图6所示依照本发明第四较佳实施例的环状SCR组件的布局俯视图。本实施例与图5所示第三实施例差异处，在于P型阱区50内并无环形P+接触掺杂区55的设置，故P型阱区50是属浮接状态。据此，可进一步降低SCR组件的触发电压。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟知本领域技术者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视后附的权利要求书并结合说明书与附图的范围所界定者为准。
权利要求
1.一种环形半导体控制整流器组件，具有建置于第一型半导体基底上的至少一环形单元体；该环形单元体包括一第二型阱区，位于该第一型半导体基底内；一第一型掺杂区，位于该第二型阱区内；一第二型接触环，位于该第二型阱区内，环绕该第一型掺杂区；以及一第二型掺杂环，位于该第一型半导体基底内，环绕该第二型阱区。
2.如权利要求1所述的组件，尚包括一第一型接触环，位于该第一型半导体基底内，环绕该至少一环形单元体；以及一第二型护环，位于该第一型半导体基底内，环绕该第一型接触环。
3.如权利要求2所述的组件，其中，该第一型是P型，该第二型是N型。
4.如权利要求2所述的组件，其中，该第一型是N型，该第二型是P型。
5.如权利要求1所述的组件，其中，该第二型接触环与该第二型掺杂环呈多边形。
6.如权利要求1所述的组件，其中，该第二型接触环与该第二型掺杂环呈圆形。
7.如权利要求1所述的组件，其中，该第一型掺杂区位于该第二型阱区中央处。
8.一种环形半导体控制整流器(SCR)组件，具有建置于第一型半导体基底上的至少一环形单元体；该环形单元体包括一第二型浮接阱区，位于该第一型半导体基底内；一第一型掺杂区，位于该第二型阱区内；以及一第二型掺杂环，位于该第一型半导体基底内，环绕该第二型浮接阱区。
9.如权利要求8所述的组件，尚包括一第一型接触环，位于该第一型半导体基底内，环绕该至少一环形单元体；以及一第二型护环，位于该第一型半导体基底内，环绕该第一型接触环。
10.如权利要求9所述的组件，其中，该第一型是P型，该第二型是N型。
11.如权利要求9所述的组件，其中，该第一型是N型，该第二型是P型。
12.如权利要求8所述的组件，其中，该第二型掺杂环呈多边形。
13.如权利要求8所述的组件，其中，该第二型掺杂环呈圆形。
14.如权利要求8所述的组件，其中，该第一型掺杂区位于该第二型阱区中央处。
全文摘要
一种环形半导体控制整流器组件,具有建置于第一型半导体基底上的至少一环形单元体。而环形单元体包括:一第二型阱区、一第一型掺杂区、一第二型接触环、以及一第二型掺杂环。第二型阱区是位于第一型半导体基底内,而第一型掺杂区则位于第二型阱区内。第二型接触环位于第二型阱区内,环绕第一型掺杂区。第二型掺杂环位于第一型半导体基底内,环绕第二型阱区。
文档编号H01L23/60GK1379469SQ0111037
公开日2002年11月13日 申请日期2001年4月9日 优先权日2001年4月9日
发明者俞大立 申请人:华邦电子股份有限公司