专利名称：氮化物只读存储器记忆胞元配置制造方法
技术领域：
本发明系关于可电拭写之非挥发性闪存；其提供了一种氮化物只读存储器(nitride read-only memory，NROM)内存的特殊制造方法，该NROM内存具有由一氧化物/氮化物/氧化物储存层所构成之一非挥发性记忆胞元，其可应用于一虚拟接地之NOR结构中。
背景技术：
为了于多媒体应用中达到非常大量的整合密度，便需要极小的非挥发性记忆胞元；半导体技术的进阶发展便实现了传统制造技术所无法达成的大量增加之储存容量，其将快速开启了千兆位(gigabit)之范围。然而，当光显影所决定的最小特征尺寸持续降低时，便不再能够对应地将其它的参数(例如穿隧氧化物的厚度)予以尺度化(scaled)；在平面晶体管的情形中，为了避免发生电压崩溃(即源极与漏极间之贯穿)，结构缩小所伴随之信道长度减少需要较多的信道掺杂，这将增加了一般用来补偿所减少之栅极氧化物厚度的极限电压。
然而，可藉由信道热电子而程序化以及藉由热电洞而拭除之平面SONOS记忆胞元(请见Boas Eitan US 5,768,192、US 6,011,725与WO 99/60631)之控制介电质厚度必须与栅极氧化物的厚度相等，然而，在以未被接受方法执行程序化循环数(记忆胞元的持久性)没有减少时，此厚度不可以任意减少，因此需要一个足够大的信道长度来使得信道中的掺杂浓度不必选择太高，否则将大量提高了崩溃电压。
J.Tanaka等人于文献IEDM 93，pp.537-540(1993)中所提出之“A sub-0.1-μm Grooved Gate MOSFET with High Immunity toShort-Channel Effects”描述了一种在p+型基板上之晶体管，其中该栅极电极是配置在位于n+型源极区域与n+型漏极区域间的沟渠中，因而在该基板上形成了一个弯曲的信道区域。
K.Nakagawa等人于科技论文VLSI技术文摘之2000 IEEE论文集中所提出之“A Flash EEPROM Cell with Self-Aligned TrenchTransistor & Isolation Structure”说明了作为记忆胞元之一晶体管具有一浮动栅极电极，该浮动栅极电极系配置在n+型源极区域与n+型漏极区域之间，以使其能够刚好达到基板的p型井；由氧化物-氮化物-氧化物层序列所组成之一介电层则位于浮动栅极电极与控制栅极电极之间。
专利DE 101 29 958说明了具有低阻抗位线之记忆胞元配置；在记忆晶体管的掺杂源极/漏极区域上具有一分离层或层序列(特别是金属化层)，以进而根据位线而图形化为细线段之形式，且电导性地连接至该源极/漏极区，并减少了该等位线之非反应性阻值。特别是，所述之层或层序列包含了至少一种由掺杂多晶硅、钨、硅化钨、钴、硅化钴、钛与硅化钛所组成之材料。
若源极/漏极区域是由硅所组成，则形成位线之金属化层可为一硅化金属层，其系由习知之自我对准金属硅化制程(self-alignedsilicide，Salicide)方法所制成。在其它较佳实施例中，在硅上作为金属化层之一层序列可由Wsi或WN/W所组成，且同样在记忆晶体管的源极/漏极区域上亦具有一覆盖之电绝缘层，其系由适合作为硬罩幕之材料所组成，例如氧化物或氮化物。该等位线结构之金属化层则直接在该基板上加以图形化，且依所需而部分在氧化物所覆盖之区域上加以图形化。
个别记忆晶体管之源极/漏极区域系以一具有高剂量之源极/漏极植入、或是由从一合适层(例如多晶硅)外部扩散之一掺杂所制成。位线则是由涂布于该源极/漏极区域上之具有细线段形式的金属化层所制成，由于金属化层掺杂的优良导电性，使得所述之位线具有一特别低的非反应性阻值；由此一情形中可知，金属化层是作为一含金属层或是作为至少具有类金属性质之内连接。相同的位线之源极/漏极区域已不需要在半导体材料中彼此电导性连接；然而较佳的是，该等位线系以内埋式位线的形式而形成，其于半导体材料中具有细线段型掺杂区域，而该半导体材料则可另作为金属化层之用。
在与该半导体材料之顶侧上，该位线结构最好是封入已形成细线段之氮化物层内部，该氮化物层在制造晶体管时系作为蚀刻罩幕之用，而信道区域将对应而进行自我排列。在涂布一储存层(该储存层最好是包含了由一边界层所形成之层序列)后，一实际储存层与另一边界层则以ONO之膜层形式形成；并沉积一用来制作字符线之层序列，且最好是以干式蚀刻方式来将其图形化为细线段形式。
边界层材料具有的能隙较储存层的能隙更高，因此在该储存层中所捕捉的电荷载子能够维持被局限于该处；储存层所使用之较佳材料为氮化物，而氧化物则适合作为其周围之材料。在硅材料系统所构成之记忆胞元中，储存层(例如ONO层序列)系为一具有能隙约为5eV之氮化硅，周围之边界层则为氧化硅，其具有的能隙约为9eV；该储存层系为一与边界层不同之材料，且其具有的能隙低于该边界层，其中，为了能够让电荷载子具有良好的电性限制，储存层与边界层的能隙差异最好是尽可能为高；举例而言，在使用氧化硅作为边界层时，可使用之储存层材料有氧化钽、硅化铪、氧化钛(具有计量组成TiO2)、氧化锆(具有计量组成ZrO2)、氧化铝(具有计量组成Al2O3)或是本质上为传导性(未掺杂)之硅。
在邻近记忆胞元之晶体管的信道区域间，可藉由各种入射角度之掺杂植入来产生电绝缘性，以对晶体管彼此绝缘，即所谓之抗贯穿(anti-punch)植入；亦可选择另一配置方式来达成所述之绝缘性，其系藉由填有氧化物之图形而以浅沟渠隔离(Shallow TrenchIsolation，STI)之方式实施。
图0图标了一由字符线WLn-1、WLn、WLn+1以及位线BLi-1、BLi、BLi+1所组成的配置之平面图。在此例中，该等位线系为内埋式位线，图中并以虚线表示其为隐蔽结构。该等字符线最好是作为在该配置顶侧之金属内连接；该内存的一记忆胞元(交叉点胞元)系配置于一位线中间区域与一字符线间之交叉位置上，分别用来读取与程序化之记忆胞元系藉习知方式而由该等位线与字符线寻址，具有所描述之位线与字符线连接方式的全体记忆胞元形成了具有虚拟接地NOR结构之内存。
图1说明了制造这样的内存时所形成之中间产品的截面图；习惯上，首先以一所谓之氧化物衬层(氧化物幕层)与氮化物衬层覆盖于所使用之半导体主体1(例如由硅组成之基板)之半导体材料顶侧、或是成长在基板上之一半导体层或一半导体序列上；蚀刻沟渠至该半导体材料，而该等沟渠系利用STI(浅沟渠隔离)方式而以氧化物填满，以划定该记忆胞元数组(边缘绝缘12)或个别之内存区块，而且，若适当的话，可作为记忆胞元间绝缘之用。在进行磨平程序之后，即以蚀刻方式去除该氮化物衬层；由于使用硅作为半导体材料，p型井与n型井(即深达该半导体材料，并用来驱动周边与记忆胞元之掺杂区域)最好是以隐蔽硼植入与磷植入的方式制造，且接着对该等植入进行退火(annealing)处理。图1说明了形成于该半导体本体1中之p型井。
在移除了最初所涂布的氧化物衬层之后，便成长一具有合适厚度之氧化物层13，其稍后将作为该记忆胞元数组外部之一蚀刻终止层。在此一制作过程中，接着藉由合适的光学技术方式来进行植入(例如磷)，此植入于p型井10的上方部分形成了一高度n传导形式(n+型区域)掺杂之区域11，该p型井系用以作为源极/漏极区域，并于后续步骤中加以制造；这些掺杂物的符号亦可互相交换(亦即在一n型井中形成p+型区域)。在该记忆胞元数组的区域中，氧化层13最好是使用相同的光罩并藉由湿式化学方式加以移除，该氧化层13并非形成该记忆胞元所必须。
图2a系为一截面图，其说明了将图1之层序列图形化为细线段形式之位线8。首先，涂布一具有相关传导性符号之多晶硅层(14)以供该等源极/漏极区域接触连接之用，并接着涂布一含金属层15(例如硅化钨WSi)，作为实际上之一低阻抗位线；然后，涂布一硬罩幕16材料(例如一氧化物或氮化物)，以作为电性绝缘之用。接着，最好是藉由光学技术与非等向蚀刻的方式，而将该等膜层图形化为细线段；除了硅化钨之外，亦可使用由氮化钨与钨所组成之一层序列，该电传导层亦可包含钛及/或硅化钛。该细线段形式之位线8系藉由间隙结构17而侧向绝缘，该间隙结构17最好是由氧化物或氮化物所形成。
图2b描述了图2a中所指明之截面，其说明了在边缘绝缘12后方之位线8系被侧向增长，使得该位线8能够接触连接至实际记忆胞元数组的外部。该等细线段形式膜层图形化之蚀刻制程系藉由边缘绝缘12而被划定于胞元数组的边缘处。该等位线之内埋部分除了存在于该源极/漏极区域中作为掺杂之半导体材料端之外，亦存在于该边缘绝缘12中。
如图3所示，在顶侧使用位线结构，且作为罩幕之该氧化物或氮化物覆盖区域，沟渠9系被蚀刻(例如藉由反应离子蚀刻)于一自我排列方式，该等沟渠系作为主动区域，特别是个别记忆胞元，该等源极/漏极区域3、4系形成于其间。必须额外考量的是，为了有良好的功能(性能)，电荷载子的浓度系分别以一特定栅极电压存在于该记忆晶体管的信道区域部份中，其中在该沟渠底部之浓度(p型井之电子浓度)必须足够高。在一较佳的配置中，该记忆胞元之井10一般具有之掺杂浓度为1017cm-3，因此，一掺杂区域23系藉由对该沟渠底部之植入而形成，该掺杂区域使得该信道区域中心处的掺杂物浓度变化为一比侧向外部区域更大的范围；因此最好是先涂布一层牺牲层(例如一般由热形成、约6nm厚之一牺牲氧化物)。接着，于一p掺杂井之具体实施例中，系将所使用之掺杂物(砷)植入，掺杂物砷在1012cm-3至1014cm-3之掺杂剂量范围中，一般具有的能量为20keV。在使用氧化物作为牺牲层的例子中，系利用稀释之HF来去除该牺牲层。
包含了一低边界层5、一储存层6与一上边界层7之一层序列系被涂布于整个区域中，该层序列系作为实际之储存媒体，其如说明中所叙述者，系为一习知之ONO层序列。举例而言，在此情形中，低边界层5系为一氧化物，其具有的厚度约为2.5nm至8nm(最好是以热形成之底部氧化物)；该储存层6系为一氮化物，其具有之厚度为1nm至5nm(最好是由低压化学气相沉积(LPCVD)方式所沉积而成)；而该上边界层7同样为一氧化物，其具有之厚度约为3nm至12nm。
所完成之结构如图3之截面图所示，该记忆胞元数组系藉由适当的光学技术而加以覆盖，使得包含了该等边界层之储存层能够于外围区域中移除，其系由习知之CMOS制程所制造。该储存层同样被移除于该等沟渠9底部之内存区域中，其系用来作为栅极电极，且/或位于沟渠9之间，使得储存层系被中断于个别之沟渠的沟渠壁之间及/或相互邻近之两沟渠之间。为驱动周边组件，该栅极氧化物系成长为高电压晶体管，并且另一较薄的栅极氧化物系成长为低电压晶体管，并可进一步使用罩幕与植入来调整其极限电压。
在图4a之截面中，描述了在沉积一传导性掺杂多晶硅层18与一含金属层19后之结构，其中该传导性掺杂多晶硅层18系作为栅极电极2之用，而该含金属层(此处为Wsi)19系作为字符线与硬罩幕层20之用；一般所沉积之多晶硅厚度为80nm，且最好是在原处沉积而作为栅极电极之用；实际之字符线系由低阻抗金属或该含金属层19之含金属材料所形成。而除了硅化钨之外，亦可使用不同金属的硅化物或是多层之含金属层；硬罩幕层20之材料则为致密化之氧化物。
图4b与图4c说明了图4a所描述之截面图；在图4b所表示之截面中，该储存层6之层序列系位于位线8上方之边界层5、7间，而在此一情形中，该位线8系由该多晶硅层14与该含金属层15所形成，且藉由硬罩幕16而与其绝缘。图4c说明的是穿透两位线间之该栅极电极2之截面，其中该储存层6系位于该等沟渠底部而供该栅极电极之用。如图4b与图4c所描述的，由该多晶硅层18所组成之涂布层序列、该含金属层19与该硬罩幕层20系被图形化为细线段形式，使得运行方向横向于该等位线之字符线系因此而形成。该等字符线之侧壁系藉由间隙结构21而绝缘，该等间隙结构系以一习知方式而形成，其系藉由包含非等向性涂布于整体区域之间隙结构材料的一膜层而形成，且被非等向性地回蚀，使得在本质上仅于被蚀刻为细线段形式的字符线侧壁处，保持该等间隙结构的高度垂直部分；位于该等字符线下方之栅极电极间的内间隙结构亦可全部或是部分被间隙结构材料所填满。
驱动周边组件之晶体管栅极电极可于此方法步骤中同时图形化，在记忆胞元数组区域中，栅极电极蚀刻将终止于该上边界层7或是该ONO层序列。在一补充方式中，系实施一栅极再氧化，且可依需要引入一抗贯穿植入22，以供邻近晶体管间绝缘之用。
亦可应用其它用以制造晶体管之习知的惯用方法步骤，例如轻微掺杂漏极(Lightly Doped Drain，LDD)植入方式，或是由氮化物所组成之保护层沉积方式，以及藉由硼磷玻璃(Borophosphosilicate glass，BPSG)与CMP方式。完成该制造所需要的进一步步骤包含了接触孔的填充(信道孔)，以及金属化层与保护层之制造，该等制造步骤于内存组件之制造中，已是广为人知。
图5a说明了一模式计算图，其横坐标系标明了图3平面中的侧向尺寸，而纵坐标则标明了自半导体本体或其中之一特定层之顶侧之距离d(μm)；该图说明了在掺杂区域23之一般实施例中，特定掺杂物浓度线系进入该沟渠底部之半导体材料区域中。
图5a中各别之纵坐标值d/μm系被转绘于相关图5b之横坐标中，而其纵坐标标明了掺杂物之浓度D(cm-3，每一立方公分之掺杂物原子数)；垂直虚线则表示该等边界层5、7与储存层6之边界，砷与硼的掺杂物浓度则分别以实线与虚线表示。在此例中，硼浓度系维持于3*1017cm-3，较理想是维持在2*1017cm-3，而亦可为3*1017cm-3；然而，其将因硼原子扩散入位于砷值约0.3μm范围处之边界层5的介电质中而有所衰减。在一较佳实施例中，在下边界层5下方，于沟渠底部下方最深处之区域中，砷掺杂浓度系调整为5*1017cm-3至5*1018cm-3，且该掺杂系达到深达20μm(图5b中之R1尺寸)之半导体材料中；此特别可藉由剂量为2*1012cm-2、能量为20keV之砷植入而施行(如前述所说明之利用厚度为6nm之一遮蔽氧化物，且其将于后续步骤中移除)，因此所调整之掺杂浓度区域R系标明于图5b之纵坐标中。
若硼浓度高于半导体基本掺杂或良好掺杂之特定因子，砷浓度的特定限制系须乘上该特定因子，因此，位于照射最远至该沟渠底部中央之半导体材料的部分中之掺杂区域23系设定了一掺杂物浓度，且其系深达该沟渠底部垂直深20nm处之半导体材料，该掺杂物浓度值系位于一个由5*1017cm-3与5*1018cm-3所界定的范围中，其系分别乘上一个浓度商数与一值1017cm-3，该浓度系指引入此一区域中、作为基本掺杂或是良好掺杂的掺杂物浓度，其测量单位为cm-3；除了此处所说明之特定掺杂外，其它的掺杂亦同样适用，但需考量其所产生之传导性类型是否适当。
由于记忆胞元数组中的胞元间之电性绝缘(例如藉由浅沟渠绝缘STI方式)，可减少该记忆胞元数组所占据之区域面积。然而，当该特征尺寸持续缩小时，不确定的是在相邻字符线上之个别记忆胞元的电性绝缘情形，特别是，用于调整沟渠9底部信道区域中的电荷载子浓度之该掺杂区域23系为基板中电传导连接之来源，或是至少是相邻列之记忆胞元间的串音干扰来源，在字符线之间之绝缘植入似乎无法有效减少此串音干扰情形。
发明内容
本发明之一目的系在于详细说明了如何于一习知记忆胞元数组中避免其相邻列之记忆胞元间产生的串音干扰。
此一目的系藉由具有权利要求1特征之NROM记忆胞元数组制作方法而达成，其细节则揭露于权利要求之各项附属项中。
在该方法中，在该等字符线之间的区域中的半导体材料系从该等沟渠底部被蚀刻至一范围，使得该等字符线之间的掺杂区域能够全部被移除，或是至少被蚀刻至一大范围，使得在沿着该等沟渠之相邻记忆胞元间的一串音干扰能被降低至一设想范围。较佳的是，该等字符线之间的沟渠底部之该等掺杂区域系被全部蚀刻；然而在特定的实施例中，其至少足以移除在该等沟渠较低部分中之具有较高掺杂浓度的中央区域。
本方法之一典型实施例系藉由下列图式而更加详细说明之。
图0系为一由字符线与位线所组成的配置示意平面图。
图1、2a、2b、3、4a、4b与4c系为本方法之一较佳实施例中，在不同步骤中所形成之中间产品的截面图。
图5a与5b系为模式计算结果示意图。
图6系为在字符线制作完成后之一斜截面图。
具体实施例方式
图6系为一斜截面图，其说明的是藉由本发明之方法，在字符线制作完成后所得之中间产物。在此例中，该方法所包含了所有具有如图6所示之一基本结构的所有替代性配置，此情形之本质在于，在供内存晶体管所用之沟渠间，源极/漏极区域系形成于半导体材料中，并且连接至配置于该半导体材料顶侧之位线8。所述之位线8系藉由一由电绝缘材料所组成之覆盖层16/17而与字符线18/19之材料电性绝缘，举例而言，一硬罩幕系于制程中被涂布于该顶侧，并于侧向配置间隙结构。在沟渠9中，该等字符线之材料形成记忆晶体管的栅极电极2；例如一硬罩幕层20系存在于该等字符线之顶侧，其亦作为该等字符线18/19之细线段形式之图形化。如同在说明中所能得知的，在本方法中，在该等字符线间的一电性绝缘系藉由例如STI隔离沟渠而执行，因此，在该等栅极电极2之间的该等沟渠9是开放的。
作为在信道区域中调整电荷载子浓度之用的掺杂区域23系配置于该等沟渠之底部；为了辨识该掺杂区域23，这些区域系如图6说明之各例所规划。然而在此一情形中，仅说明前视平面图之一截面区域，而其余规划之区域代表该等沟渠之底部以及该等沟渠壁之最底部部分。为了改善在该等位8方向上相邻之记忆胞元间的电性绝缘，图形系被蚀刻至该等沟渠底部之半导体材料，其系实施自一在图6中箭号方向上的字符线间之描述区域，藉此而形成向外蚀刻区域24。根据该等掺杂区域23的侧向尺寸，在蚀刻制程中，该等掺杂区域23能够被完全移除或是只有一本质上之范围被移除；举例而言，若蚀刻制程是发生于该沟渠底部侧向延伸至该向外蚀刻区域，那么在图式中所描述之掺杂区域23的侧向部分系被移除。在图6之图标说明中，系假设在箭号方向上实施一绝对的非等向性蚀刻；然而，根据所处理之植入，该向外蚀刻区域24能够侧向延伸，使得该掺杂区域23之侧向部分能够被完全移除。
根据该掺杂区域23中之掺杂剖面的形式，能够将一蚀刻深度调整至小于图6所描述者；一般而言，欲使该等沟渠底部低于该等字符线所需之该蚀刻深度值系为80nm。该蚀刻制程系以一自我排列方式施行，因此不需额外之另一阻罩与额外之一显影步骤。该等字符线与该等位线8(最好是氮化物)顶侧之电性绝缘系作为蚀刻进行时所需之罩幕；而位于该等位线8顶侧之一覆盖层(即该硬罩幕16)系由氮化物组成，其一般具有之厚度为100nm。
组件符号列表1半导体本体
2栅极电极3源极/漏极区域4源极/漏极区域5边界层6储存层7边界层8位线9沟渠10 p型井11 掺杂区域12 边缘绝缘13 氧化层14 多晶硅层15 含金属层16 硬罩幕17 间隙结构18 多晶硅层19 含金属层20 硬罩幕层21 间隙结构22 抗贯穿植入23 信道区域部分24 向外蚀刻区域
权利要求
1.一种用以制造一NROM记忆胞元数组的方法，其中实施一掺杂植入于一半导体本体(1)或是一半导体层的一顶侧，以形成源极/漏极区域(3，4)；将彼此平行且以一距离排列之沟渠(9)蚀刻至半导体材料；而分别与该等沟渠(9)平行的一位线(8)乃配置于位在该半导体本体(1)或该半导体层之顶侧的该等沟渠之间，该位线乃电传导连接至存在于相关沟渠之间的该等源极/漏极区域(3，4)且其顶侧覆盖有作为电绝缘的一覆盖层(16/17)；分别实施一掺杂植入至该等沟渠(9)底部的半导体材料以形成一掺杂区域(23)，其调整了在该处之一信道区域的电性性质；涂布一储存层(5，6，7)于至少该等沟渠(9)壁；栅极电极(2)乃以距沟渠(9)为一预定距离的方式配置，且所述之栅极电极(2)乃电传导连接至位线，该等位线之涂布方式为使其运行乃为该等位线(8)方向的横向，其中，在该字符线(18/19)间的区域中的半导体材料乃从该等沟渠(9)底部被蚀刻至一范围，使得该等字符线之间的该等掺杂区域(23)能够全部被移除，或是至少被蚀刻至一大范围，以使得在沿着该等沟渠(9)之相邻记忆胞元间的一串音干扰被降低至一设想范围。
2.如权利要求1之方法，其中该等字符线(18/19)间之该等沟渠(9)底部乃被蚀刻深达至少80nm。
3.如权利要求1或2中任一项之方法，其中氮化物乃被涂布于该等位线(8)上以作为覆盖层(16/17)，且所述之氮化物层在该等沟渠之蚀刻期间乃作为一罩幕。
全文摘要
在此方法中，沟渠(9)乃被蚀刻，且在其间的位线(8)被分别配置于掺杂之源极/漏极区域上。掺杂物被引入该等沟渠(9)底部以形成掺杂区域(23)，进以对信道区域进行电性修饰；储存层乃被涂布而栅极电极(2)乃被配置于沟渠壁。在该等沟渠(9)底部之半导体材料乃从该等字符线(18/19)之间被蚀刻至一范围，使得该等掺杂区域(23)乃于该处被蚀刻至一广大范围，进以降低沿着该等沟渠之邻近记忆胞元之间的一串音干扰。
文档编号H01L21/8238GK1663041SQ03814014
公开日2005年8月31日 申请日期2003年6月17日 优先权日2002年6月17日
发明者J·德佩, C·克莱恩特, C·鲁德维格 申请人:因芬尼昂技术股份公司