专利名称：制造纳米级阻抗交叉点型存储器阵列和器件的方法
技术领域：
本发明涉及高密度非易失性存储器，具体地说，涉及组入铁电性特大磁阻基的阻抗、和其中有p/n结的铁电性特大磁阻基的阻抗的交叉点型存储器阵列。
背景技术：
IC设计现在的目标是提供极小型、有低功率和低电流程控要件以及长的电荷保持时间的存储单元。许多IC存储装置是公知的。对于闪存，每1个存储单元就需要1个晶体管，另外，还需要高的程控电压。这种类型的非易失性存储器不适于低功率、高速下的用途。铁电基的RAM也是每1个存储单元需要1个晶体管，但是公知的FeRAM，具有比较短的纳秒级的电荷保持时间。另外，在需要涂布光刻胶和蚀刻该结构的场合，纳米级结构存在问题。MRAM为了将数据编程到存储单元，需要高电流。
纳米级(10-9米)IC的制造受制造方法的平版印刷部分的分辩率限制，平版印刷部分的分辨率为约0.1μm(10-7米)。E束平版印刷可规定到0.01μm(10-8米)的宽的线，但通量非常慢。因此，希望在与E束平版印刷大致相同的分辨率下，具有现有平版印刷和蚀刻法的可靠性和通量的制造方法。
Liu等，“Electrical-pulse-induced reversible resistance change effectin magnetoresistive films，Applied Physics Letters，2000年5月，Vol.76，#19，第2749页记载了存储器件中特大磁阻(CMR)膜的使用。
发明内容
制造纳米级阻抗交叉点型存储器阵列的方法，包括准备硅基底；在基底上沉积氧化硅直到所规定的厚度；在氧化硅内形成纳米级沟槽；在沟槽内沉积第1连接线；在沟槽内在第1连接线之上沉积存储器阻抗层；在沟槽内在存储器阻抗层之上沉积第2连接线；然后完成存储器阵列。
交叉点型存储器阵列包含硅基底；在基底上形成的第1连接线；在第1连接线之上形成的特大磁阻层；在特大磁阻层的一部分之上形成的氮化硅层；和与氮化硅层邻接，在特大磁阻层之上形成的第2连接线。
本发明的目的是提供超高密度低功耗存储器阵列用的纳米级非易失性存储器阵列。
本发明的其他目的是提供制造超高密度低功耗存储器阵列用的纳米级非易失性存储器阵列的方法。
本发明的其他目的是提供尺寸1F2(F为平版印刷分辨率的最小特征尺寸)的存储器单元。
本发明的目的是提供在单元面积0.01μm2上具有0.1μm节点(node)的存储器单元。
本发明的进一步的目的是提供为了避免读出干扰而在各存储器单元中具有P+N二极管的存储器阵列。
本发明的该要旨和目的，为能够概略地理解本发明性质而提供。本发明的更完整的理解，通过与附图一起参照以下本发明的最佳实施方案的详细说明来得到。
附图的简单说明
图1-10是表示按照本发明方法构成的第1和第2实施方案的存储器阵列的制造中各步骤的图。
图11-20是表示本发明方法的第3实施方案的IC器件的制造中各步骤的图。
图21-23是表示按照本发明方法的第4和第5实施方案构成的器件的图。
发明的
具体实施例方式
晶片加工的前段，即包括阱(well)形成、器件绝缘、阈值电压调整、门形成、源极/漏极离子注入、以及氧化物钝化的基底准备，可使用任意的现有技术水平的方法制造。
前段方法完了，制造全部的有源器件区后，并且部分铺设完互连配线后，构筑本发明的交叉点型存储器元件、和建立本发明的方法。参照图1，硅基底30，具有在其上面沉积到约200-400nm之间的厚度的第1氧化硅层32。TiN等第1金属层34沉积到约50nm-200nm之间的厚度，形成SiN覆盖层的第1氮化硅层36沉积到约20nm-100nm之间的厚度。此结构用光刻胶覆盖，SiN、TiN和氧化物层被蚀刻。第2SiN层38沉积到约10-100nm之间的厚度。一边注意避免过度蚀刻此层，一边按形成氮化物间隔层的方式蚀刻之，据此，第1SiO2层32的一部分可被除去。如本领域人员所理解的那样，图1-5是“X”方向的横截面视图。
参照图2。沉积具有第1氧化物层32的厚度的至少1.3倍的厚度的第2氧化物层40。此结构的氧化物层被化学机械性抛光(CMP)，抛光加工在第1SiN层36的高度停止。氧化物层被选择性地蚀刻，等于第1TiN层34和第1SiN层36的总厚度的氧化物被除去，这为约70nm-300nm之间。
参照图3。TiN之类的第2金属层42沉积到约70nm-300nm之间的厚度、例如第1TiN层34和第1SiN层36的总厚度。
图4表示在TiN层的CMP之后而露出第2SiN层38的结构。第2SiN层38，在本发明方法的几个实施方案中，被完全除去。据此，得到具有约10nm-100nm之间的宽的纳米级沟槽44。涂布光刻胶来掩蔽外场区，例如存储器阵列区以外的区域。此结构的氮化物层被湿式蚀刻。
参照图5，沉积下部电极46。下部电极46可由YxBa2Cu3O7-x(YBCO)、Pt或Ir形成，并形成第1连接线。在此实施方案中，此连接线为存储器阵列的“字”线。下部电极的厚度至少与沟槽深度的一半相等。使用任选的CMP步骤，从TiN的上部除去下部电极材料，提供200nm-400nm之间厚度的下部电极。此结构，例如使用Ar、O2、和Cl2化学物质进行等离子蚀刻，沟槽44内的下部电极中的约200nm-300nm之间厚度、和TiN层被除去。残留的沟槽深度变为交叉点型存储器阻抗的厚度。此厚度变为约200nm。Pr0.7Ca0.3MnO3(PCMO)、或者其他特大磁阻存储器阻抗材料等CMR材料的存储器阻抗层48，至少沉积到等于第2SiN层38厚度的一半的厚度。PCMO层在外场区上的部分通过CMP除去，得到图5所示的结构。
图6-9是任意给定的字线中的此结构的y-方向的横截面视图。沉积约10nm-20nm之间厚度的第3氮化硅层50作为阻蚀层。还沉积约200nm-400nm之间的第3氧化物层52。涂布光刻胶，在上部电极“位”线形成之前，蚀刻第3氧化物层和第3氮化物层。
参照图7，第4SiN层54沉积到约10nm-100nm之间的厚度。第4SiN层被等离子蚀刻，形成SiN侧壁。
图8是表示以至少与第3氧化物层厚度的1.3倍相等的厚度沉积第4氧化物层56的图。此结构被CMP，在第3SiO2层的高度停止。涂布光刻胶以掩蔽外场区、例如存储器阵列区以外的区域，SiN层被蚀刻。沉积上部电极材料58，形成第2连接线。在此实施方案中，此连接线为阵列位线。上部电极材料可以是Al、Cu、Pt、Ir、或Au的某种。上部电极的厚度至少等于第3SiO2层的厚度的一半。
参照图9，上部电极被CMP，得到图中所示的存储器阵列。图10示出存储器阵列的顶视图。
本发明方法的第1实施方案，使用TiN作为PCMO等存储器阻抗的蚀刻中的硬掩模。其他材料，例如SiN、TaN、WN等也可作为硬掩模使用。
如果不需要硬掩模，就简化了该方法，构成本发明方法的第2实施方案。第1TiN层34、第1SiN层36、和第2TiN层42不需要，因此也不需要直到第1TiN层34和第1SiN层36的高度的氧化物的选择性蚀刻。
字线和位线的宽，可窄于10nm。在每个最小尺寸平版印刷线间距中形成4位。因此平均存储器位面积等于1F2，其中，F是平版印刷机具的分辨宽度。例如，就1μm节点而言，每1μm2阵列面积有1位。对于0.1μm节点的场合，在约1μm2的存储器阵列面积上可制造25位的存储单元。例如，每个位线需要约0.1μm的间隔，在各位线之间需要配置约0.1μm的间隔。因此，线+间隔需要约0.2μm的表面。在约1μm的节点上可形成5条位线和与其相关的间隔。由于在同一间隔中形成相等数量的垂直线，因此在约1μm2的面积上可制造25位。
存储器阵列，通过追加任意的其他需要的结构并在阵列上镀金属而完成。
在本发明方法的第3实施方案中，为了防止对寻址存储位产生读出干扰，P+N二极管追加到存储器阵列的各存储单元。图19和图20示出最终的存储器结构的横截面。图19是本发明存储器阵列沿下部电极的横截面视图。此方向在本说明书中称为位线方向。图20是本发明存储器阵列沿上部电极线的横截面视图。此方向在本说明书中称为字线方向。该制造方法与上述指出的第1相关发明申请的制造方法类似，包括2个离子注入步骤和一个扩散步骤。
在晶片方法的前段，即包括阱形成、器件绝缘、阈值电压调整、门形成、源极/漏极离子注入、以及氧化物钝化的基底准备，与本发明方法的第1实施方案同样，可使用任意的现有技术水平的方法进行。
在制造了所有的有源器件并部分完成配线的前段方法完了之后，如以下那样开始交叉点型存储元件的制造图11-14是字线方向的横截面视图。
参照图11，硅基底60具有在其中形成的p阱62。p阱掺杂密度为5×1017cm-2-1×1019cm-2的数量级，可与n通道有源晶体管的p阱同时制造。第1氧化硅层64沉积到约200nm-400nm之间的厚度。涂布光刻胶并蚀刻第1氧化物层，形成用于在各沟槽之上形成2条位线的沟槽。第1氮化硅层66沉积到约10nm-100nm之间的厚度。氮化物层66被蚀刻，在氧化物层的侧壁形成氮化物的间隔层。第2氧化物层68，至少沉积到第1氧化物层厚度的1.3倍的厚度。氧化物层被CMP，在第1SiN层66的高度停止。参照图12，SiN被选择性蚀刻，形成纳米级沟槽70。
如图13所示可知，以约30keV-80keV之间的能量、约1×1014cm-2-1×1015cm-2之间的剂量进行磷离子注入。n+层72在约850℃-1000℃之间的温度范围经约10-30分钟扩散至纳米级沟槽间约20％-30％的空间。这些n+层成为“位”线。此线在本说明书中也称为连接线。下部电极可作为位线或者字线，此后马上形成的上部电极可作为2个线之中另一种线。制造光刻胶掩模，以在接下来的离子注入步骤期间保护存储器阵列以外的下部电极接触区。硼或BF2离子注入，关于硼离子，以约5keV-10keV之间的能量进行，关于BF2离子，以约20keV-50keV之间的能量进行，形成p+层74。离子物质的剂量，两者都为约1×1015cm-2-5×1015cm-2之间。
其次，参照图14，通过等离子蚀刻，p+硅表面74上的所有的氧化物被除去。沉积下部电极76。下部电极76的材料可从YxBa2Cu3O7-x(YBCO)、Pt或Ir的材料选择。下部电极最初填充沟槽70。通过使用Ar、O2、和Cl2化学物质的等离子蚀刻，部分地除去下部电极直到约50nm-100nm之间的厚度。Pr0.7Ca0.3MnO3(PCMO)、或者其他适当的CMR材料的存储器阻抗层78，至少沉积到第1氮化物层66的厚度。外场区上的PCMO通过CMP被除去。
图15-19是任意给定位线中的位线方向的横截面视图。第3氧化物层80沉积到约100nm-200nm之间的厚度。涂布光刻胶并蚀刻氧化物，形成用作为“字”线的上部电极的沟槽。第2SiN层82沉积到约10nm-100nm之间的厚度。
参照图16，第2SiN层82被等离子蚀刻，形成SiN侧壁。第3氧化物层也与PCMO层、下部电极和P+注入硅一起被等离子蚀刻，生成图17所示的结构。第4氧化物层84，至少沉积直到第1氧化物层和第3氧化物层总厚度的1.3倍的厚度。
第4氧化物层通过CMP而平滑，如图18所示，在位于下面的SiN层处停止。选择地蚀刻SiN层，而留下上部电极的沟槽。上部电极86作为“字”线、或其他连接线而沉积。上部电极材料可从Al、Cu、Pt、Ir、或Au的材料选择。上部电极的厚度至少等于第3氮化物的厚度的一半。
上部电极通过CMP而平滑，最终的存储器阵列如图19所示，图20示出沿字线的图19的存储器阵列的横截面视图。
与第1实施方案同样，N-扩散线为存储单元的下部电极。字线和位线的宽，可窄于10nm。在每个最小尺寸平版印刷线间距中形成4位。因此平均存储器位面积等于1F2。其中，F是平版印刷机具的分辨宽度。
图11-20所示的阵列，为了避免p+/n/p阱穿通，需要n+区的横向扩散。因此，p+和n-线掺杂浓度的控制是重要的。此问题，通过硅的选择性的外延成长而降低至最小限度以获得更高密度和更良好的可靠性的纳米级交叉点型存储器阵列。本发明的第3实施方案的方法，通过将第1氧化物层62的厚度设定为约300nm-500nm之间，其后进行相关于图11-20而说明的本发明方法，而可改变，这样构成本发明方法的第4实施方案。
完成的存储器阵列的横截面视图示于图21和22。图21和22分别表示，按照本发明方法的第2实施方案的改变例而构成的器件的沿下部电极和沿上部电极的横截面视图。
其他改变例，如图23所示，包括与图12的步骤有关的选择性的外延硅成长，其形成具有约100nm-200nm之间的厚度的外延硅层88，其后接续图13-20的步骤，构成本发明方法的第5实施方案。
制作了交叉点型存储器阵列后，在其上面制造任意的进一步的结构然后将器件镀金属而完成IC。
这样，纳米级阻抗交叉点型存储器阵列及该阵列的制造方法、以及具有与各阻抗相关联的p/n结的阻抗交叉点型存储器阵列被公开了。要知道的是，在本发明范围内可以进行进一步的修改和变通，而本发明范围是由附录权利要求所限定的。
权利要求
1.一种方法，是制造纳米级阻抗交叉点型存储器阵列的方法，该方法包括准备硅基底；在该基底上沉积氧化硅直到所规定的厚度；在该氧化硅内形成纳米级沟槽；在该沟槽内沉积第1连接线；在该沟槽内在该第1连接线之上沉积存储器阻抗层；在该沟槽内在该存储器阻抗层之上沉积第2连接线；然后完成该存储器阵列。
2.根据权利要求1所记载的方法，上述形成纳米级沟槽的步骤还进一步包含在上述氧化物之上沉积硬掩模；在该硬掩模之上沉积氮化硅覆盖层；将该氮化硅覆盖层、该硬掩模、以及该氧化物图形化，并蚀刻；沉积第2氮化硅层，蚀刻该第2氮化硅层，形成氮化硅间隔层；沉积第2氧化物层；化学机械性抛光该结构；选择性地蚀刻该结构，除去与该硬掩模和该氮化硅覆盖层的厚度相等的氧化物；沉积第2硬掩模层；化学机械性抛光该第2硬掩模，形成该纳米级沟槽。
3.根据权利要求1所记载的方法，上述沉积第1连接线的步骤包含沉积选自由YxBa2Cu3O7-x、Pt和Ir组成的电极材料组的电极材料的步骤。
4.根据权利要求1所记载的方法，上述沉积存储器阻抗层的步骤包含沉积选自由Pr0.7Ca0.3MnO3、和其他的CMR材料组成的阻抗材料组的阻抗材料的步骤。
5.根据权利要求1所记载的方法，上述沉积第2连接线的步骤包含沉积选自由Al、Cu、Pt、Ir、和Au组成的电极材料组的电极材料的步骤。
6.根据权利要求1所记载的方法，上述制造方法包含形成具有等于1F2的平均存储位面积的存储器阵列的步骤，F是平版印刷机具的分辨宽度。
7.根据权利要求1所记载的方法，包括上述在氧化硅内形成了1对相互间隔的纳米级沟槽之后，注入离子，在各沟槽的下面形成n+层；和注入离子，在各沟槽的下面形成p+层；和使n+离子扩散而占据这些相互间隔的沟槽之间约20-30％的空间。
8.根据权利要求1所记载的方法，上述扩散的步骤包含在约850℃-1000℃之间的温度加热上述结构约10-30分钟的步骤。
9.根据权利要求1所记载的方法，还进一步包括在上述使氧化硅沉积的步骤之后，在该氧化硅之上形成具有约100nm-300nm之间的厚度的硅外延层的步骤。
10.一种方法，是制造纳米级阻抗交叉点型存储器阵列的方法，包括准备硅基底；在该基底上沉积第1氧化硅层直到所规定的厚度；在该氧化硅内形成纳米级沟槽；在该沟槽内沉积第1连接线，包含沉积选自由YxBa2Cu3O7-x、Pt和Ir组成的电极材料组的电极材料；在该沟槽内在该第1连接线之上沉积存储器阻抗层，包含沉积选自由Pr0.7Ca0.3MnO3、和其他的CMR材料组成的阻抗材料组的阻抗材料；在该沟槽内在该存储器阻抗层之上沉积第2连接线，包括沉积选自由Al、Cu、Pt、Ir、和Au组成的电极材料组的电极材料；然后完成该存储器阵列。
11.根据权利要求10所记载的方法，上述形成纳米级沟槽的步骤还进一步包括在上述氧化物之上沉积硬掩模；在该硬掩模上沉积氮化硅覆盖层；将该氮化硅覆盖层、该硬掩模、以及该氧化物图形化，并蚀刻；沉积第2氮化硅层，蚀刻该第2氮化硅层，形成氮化硅间隔层；沉积第2氧化物层；化学机械性抛光该结构；选择性地蚀刻该结构，除去与该硬掩模和该氮化硅覆盖层的厚度相等的氧化物；沉积第2硬掩模层；并且化学机械性抛光该第2硬掩模，形成该纳米级沟槽。
12.根据权利要求11所记载的方法，还进一步包含在上述沉积存储器阻抗层的步骤之后，沉积第3氮化硅层和沉积第3氧化硅层；将该第3氮化硅层和该第3氧化硅层图形化，并蚀刻；沉积第4氮化硅层，在该第3氧化硅层之上形成氮化硅侧壁；然后在该氮化硅侧壁的边界内沉积第4氧化硅层。
13.根据权利要求12所记载的方法，上述在沟槽内沉积第1连接线的步骤包含在沉积该第1连接线时，沉积电极材料，使其厚度达到该结构中复合氮化硅层总厚度的至少一半。
14.根据权利要求12所记载的方法，上述在沟槽内沉积存储器阻抗层的步骤，包含沉积存储器阻抗材料直到使其厚度达到上述第2氮化硅层厚度的至少一半。
15.根据权利要求12所记载的方法，上述在沟槽内沉积第2连接线的步骤，包含沉积电极材料直到使其厚度达到上述第3氮化硅层厚度的至少一半。
16.根据权利要求10所记载的方法，上述制造方法包含形成具有等于1F2的平均存储位面积的存储器阵列，F是平版印刷机具的分辨宽度。
17.根据权利要求10所记载的方法，包括上述在氧化硅内形成了1对相互间隔的纳米级沟槽后，注入离子，在各沟槽的下面形成n+层；注入离子，在各沟槽的下面形成p+层；和通过在约850℃-1000℃之间的温度加热上述结构约10-30分钟，使n+离子扩散而占据这些相互间隔的沟槽之间约20-30％的空间。
18.根据权利要求10所记载的方法，还进一步包含在上述使氧化硅沉积的步骤之后，在该氧化硅之上形成具有约100nm-300nm之间的厚度的硅外延层。
19.一种交叉点型存储器阵列，包含硅基底；在该基底上形成的第1连接线；在该第1连接线之上形成的特大磁阻层；在该特大磁阻层的一部分之上形成的氮化硅层；与该氮化硅层邻接而在该特大磁阻层之上形成的第2连接线。
20.根据权利要求19所记载的存储器阵列，上述第1连接线，用选自由YxBa2Cu3O7-x、Pt和Ir组成的电极材料组的电极材料形成。
21.根据权利要求19所记载的存储器阵列，上述特大磁阻层，用选自由Pr0.7Ca0.3MnO3、和其他的CMR材料组成的阻抗材料组的阻抗材料形成。
22.根据权利要求19所记载的存储器阵列，上述第2连接线，包含选自由Al、Cu、Pt、Ir、和Au组成的电极材料组的电极材料。
23.根据权利要求19所记载的存储器阵列，含有位于各沟槽之下的n+层，在该层中在各沟槽之下形成了p+层，该n+离子通过扩散而占据了相互间隔的沟槽之间约20-30％的空间。
24.根据权利要求19所记载的存储器阵列，在氧化硅层之上进一步含有具有约100nm-300nm之间的厚度的硅外延层。
全文摘要
制造纳米级阻抗交叉点型存储器阵列的方法包括准备硅基底；在该基底上沉积氧化硅直到所规定的厚度；在该氧化硅内形成纳米级沟槽；在沟槽内沉积第1连接线；在沟槽内在该第1连接线之上沉积存储器阻抗层；在沟槽内在存储器阻抗层之上沉积第2连接线；然后完成存储器阵列。交叉点型存储器阵列，包括硅基底；在该硅基底上形成的第1连接线；在该第1连接线上形成的特大磁阻层；在一部分该特大磁阻层上形成的氮化硅层；以及与该氮化硅层相邻而在该特大磁阻层上形成的第2连接线。
文档编号H01L43/08GK1571140SQ20041003979
公开日2005年1月26日 申请日期2004年3月17日 优先权日2003年3月17日
发明者许胜藤, 庄维佛, 潘威, 张风燕 申请人:夏普株式会社