专利名称：利用Ru/Si二极管的交叉点存储器的制作方法
技术领域：
本发明一般来说涉及半导体存储器，且特定来说，在一个或一个以上实施例中，本发明涉及利用含有钌及硅的二极管的交叉点存储器。
背景技术：
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括(举例来说)随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。一般来说，交叉点存储器由出现于两个导电线(例如，存取线(通常称为字线)与 数据线(通常称为位线))的相交点处的电阻元件界定。图1是具有出现于存取线138(例如，字线)与数据线126 (例如，位线)的相交点处的存储器单元102的基本交叉点存储器阵列100的一部分的示意图。阵列100中的每一存储器单元102包括耦合于存取线138与数据线126之间的电阻元件104。一般来说，电阻元件104的电阻率的差界定每一存储器单元102的数据值。举例来说，具有电阻率相对较高的电阻元件104的存储器单元102可界定例如逻辑0的一个数据值，而具有电阻率相对较低的电阻元件104的存储器单元102可界定例如逻辑I的不同数据值。通过跨越特定组的存取线138与数据线126施加电位差，可感测两个线之间的所得电流以确定出现于所述相交点处的存储器单元102是具有相对较高的电阻还是相对较低的电阻。可使用若干不同电阻率值来界定两个以上的数据状态。交叉点存储器通常是极具空间效率的，从而提供高存储器密度。然而，在较大阵列中，通过未选或部分选定的存储器单元的泄漏可成为问题。由于上述原因，且由于所属领域的技术人员在阅读并了解本说明书之后将变得显而易见的下述其它原因，在此项技术中需要替代性交叉点存储器阵列架构。
图1是基本交叉点存储器阵列的一部分的示意图。图2是根据实施例的为图3A到9B的论述提供参考框架的存储器阵列的一部分的俯视图。图3A到3H描绘根据实施例的在各种制作阶段期间沿图2的视图线A-A'截取的存储器阵列的一部分的横截面图。图3J描绘根据某些实施例的二极管的横截面图，其展示在硅材料上的硅化钌界面。图4A到4H描绘根据实施例的在各种制作阶段期间沿图2的视图线B-B'截取的存储器阵列的一部分的横截面图。图5A及5B描绘根据实施例的分别沿图2的视图线A-A'及B-B'截取的存储器阵列的一部分的横截面图。
图6A及6B描绘根据实施例的分别沿图2的视图线A-A'及B-B'截取的存储器阵列的一部分的横截面图。图7A及7B描绘根据实施例的分别沿图2的视图线A-A'及B-B'截取的存储器阵列的一部分的横截面图。图8A及SB描绘根据实施例的分别沿图2的视图线A-A'及B-B'截取的存储器阵列的一部分的横截面图。图9A及9B描绘根据实施例的分别沿图2的视图线A-A'及B-B'截取的存储器阵列的一部分的横截面图。
具体实施例方式在以下详细描述中，参考形成此描述的一部分的附图，且在附图中以图解说明的方式展示特定实施例。在图式中，贯穿数个视图以相似编号描述大致类似的组件。可使用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。举例来说，术语半导体可指代材料层、晶片或衬底且包括任一基底半导体结构。“半导体”应理解为包括蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中提及半导体时，可能已利用先前工艺步骤在基底半导体结构中形成区/结。因此，不应将以下详细描述视为具有限制意义。各种实施例包括具有在两个导体(例如，存取线及数据线)之间与二极管串联耦合的电阻元件的存储器单元。所述二极管含有钌及硅。图2是根据实施例的存储器阵列200的一部分的俯视图，以为图3A到9B的论述提供参考框架。存储器阵列200包括形成于多个第一导体(例如，数据线)226与多个第二导体(例如，存取线)238的相交点处的存储器单元202。一般来说，存取线238及数据线226形成为相交图案，但无需如图2中所展示形成为正交的。一般来说，存储器阵列200的导体是存取线238还是数据线226取决于所述导体是用来选择(例如，激活)存储器单元202还是用来感测(例如，读取)选定存储器单元202的数据值。图3A到3H描绘根据实施例的在各种制作阶段期间沿图2的视图线A-A'截取的存储器阵列200的一部分的横截面图。图4A到4H描绘根据实施例的在各种制作阶段期间沿图2的视图线B-B'截取的存储器阵列200的一部分的横截面图。图3A到3H的横截面图对应于图4A到4H的横截面图以使得图3A及4A在相同制作阶段处截取，图3B及4B在相同制作阶段处截取，且依此类推。图3A及4A描绘在可能已发生数个处理步骤之后的存储器阵列的一部分。一般来说，图3A及4A可描绘其上将形成存储器阵列200的支撑件220。作为一个实例，支撑件220可为电介质材料。实例性电介质材料包括氧化硅(Si0/Si02)、氮化硅(SiN/Si2N/Si3N4)或氧氮化硅(SiOxNy)材料。进一步的实例性电介质材料包括经掺杂氧化硅材料，例如硼磷硅酸盐玻璃(BPSG)，即掺杂有硼及磷的二氧化硅材料。其它电介质材料为已知的且用于半导体制作的技术中。一般来说，支撑件220应经选择以通常抑制在形成于其上的未来数据线之间的电流流动，且此还可通过在支撑件220中邻近数据线之间形成隔离区来完成。图3A及4A进一步描绘经图案化电介质222a。经图案化电介质222a —般来说为电介质材料。尽管经图案化电介质222a可为与支撑件220相同的电介质材料，但选择不同电介质材料允许选择性移除。举例来说，可通过在支撑件220上形成电介质材料、后续接着图案化所述电介质材料以形成用于未来存取线的形成的沟槽224来形成经图案化电介质222a。如图3A及4A中所描绘，可形成沟槽224以暴露支撑件220的部分，或可在暴露支撑件220的部分之前终止沟槽224。通过为支撑件220与经图案化电介质222a选择不同电介质材料，支撑件220可通过使用对经图案化电介质222a的材料具选择性的移除过程而充当停止层。举例来说，为了形成在暴露支撑件220的部分之前终止的沟槽224，可使用定时移除过程。在图3B及4B中，形成第一导体226。一般来说，第一导体226经形成以含有一种或一种以上导电材料，例如，金属、金属合金、导电金属氮化物、其它导电材料或其某一组合。举例来说，形成第一导体226可包括在沟槽224的底部及侧壁上形成势垒(在图3B或
4B中未展示)，后续接着用金属填充沟槽224。对于一个实施例，所述势垒可包括形成第一金属或金属氮化物以覆盖沟槽224的底部及侧壁，且接着形成第二金属以填充沟槽224 (例如，见图9A及9B的形成第一导体226的势垒225及导电材料227)。特定来说，对于某些实施例，所述势垒可包括钨、氮化钛或钽(仅作为几个实例)。一般来说，所述势垒将取决于填充沟槽224的导电材料，即，势垒将既定减少哪种类型的杂质或其它扩散组分。导电材料的实例可包括铜、铝、钨、金及/或其合金。在一些实施例中，可使用籽晶层(未展示)来促进填充沟槽224的过程。用于形成第一导体226的适合技术可包括(举例来说)化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及无电镀。对于一些实施例，沟槽224经填充而超出经图案化电介质222a的上部表面，例如在所有经暴露表面上方形成导电材料的毯覆式沉积过程。在此情形中，可执行化学机械平面化(CMP)过程以移除导电材料的在经图案化电介质222a的上部表面上面延伸的部分。在图3C及4C中，移除第一导体226的一部分。举例来说，第一导体的上部表面凹入到经图案化电介质222a的上部表面下面。可使用各向同性或各向异性移除过程达使第一导体226凹入特定量所预期的特定时间。举例来说，可借助对第一导体226的在经图案化电介质222a上方的材料具选择性的蚀刻剂来使用湿蚀刻过程。对于一个实施例，第一导体226凹入到其原始高度的大约1/2。作为替代方案，可将经图案化电介质222a形成到第一导体226的所要高度，可填充沟槽224且可(例如)通过CMP移除任何过量材料。在图3D及4D中，在第一导体226上方形成钌材料228。举例来说，可用含有钌(Ru)的材料填充沟槽224的在移除第一导体226的部分之后即刻重新敞开的部分。用于形成钌材料228的适合技术可包括(举例来说)CVD,PVD,ALD及无电镀。对于某些实施例，通过从钌或硅化钌(Ru2Si3)靶标进行溅镀来形成钌材料228。对于各种实施例，钌材料228含有处于足以使钌成为钌材料228的最大金属组分的水平的钌。对于某些实施例，钌材料228基本上由元素钌组成。对于额外实施例，钌材料228基本上由硅化钌组成。如关于第一导体226所述，用钌材料228填充沟槽224可在经图案化电介质222a的上部表面上面延伸，且可(例如)通过CMP移除此过量材料以平面化所述表面。在图3E及4E中，移除钌材料228的一部分。举例来说，钌材料228的上部表面凹入到经图案化电介质222a的上部表面下面。可使用各向同性或各向异性移除过程达使钌材料228凹入特定量所预期的特定时间。举例来说，可使用到O3或02/Cl2的暴露来选择性地移除钌材料228的在经图案化电介质222a上方的材料。对于一个实施例，钌材料228凹入到其原始高度的大约1/2。在图3F及4F中，在钌材料228上方形成硅材料230。举例来说，可用含有硅(Si)的材料填充沟槽224的在移除钌材料228的部分之后即刻重新敞开的部分。用于形成硅材料230的适合技术可包括(举例来说)CVD,PVD及ALD。对于各种实施例，硅材料230含有处于足以使娃成为娃材料230的最大组分的水平的娃。对于某些实施例，娃材料230基本上由单晶娃、多晶娃(即，多晶娃(polysilicon))或非晶娃组成。对于额外实施例，娃材料230为经导电掺杂的。对于进一步的实施例，硅材料230具有n型导电性。提供n型导电性可包括用例如砷(Ar)或磷(P)的n型杂质掺杂。可在形成硅材料230期间或之后发生此掺杂。如关于第一导体226所述,用娃材料230填充沟槽224可在经图案化电介质222a的上部表面上面延伸，且可(例如)通过CMP移除此过量材料以平面化所述表面。
在图3G及4G中，移除硅材料230的一部分。举例来说，硅材料230的上部表面凹入到经图案化电介质222a的上部表面下面。可使用各向同性或各向异性移除过程达使硅材料230凹入特定量所预期的特定时间。举例来说，可借助对硅材料230的在经图案化电介质222a上方的材料具选择性的蚀刻剂来使用湿蚀刻过程。对于一个实施例，硅材料230凹入到其原始高度的大约1/2。硅材料230及钌材料228连同形成于钌材料228与硅材料230之间的任选硅化钌界面(在图3G及4G中未展示)共同地形成存储器单元的二极管。举例来说，在钌材料228为钌且硅材料230为多晶硅的情况下，对于其中在形成硅材料230之后不形成硅化钌界面的实施例，二极管可具有在多晶硅上的钌界面，或二极管可具有在多晶硅上的由钌与多晶硅的反应形成的硅化钌界面。将参考图3J继续进行在硅材料230上形成任选硅化钌界面的论述。在图3H及4H中，可在娃材料230上方形成第一电极232。一般来说,第一电极232经形成以含有一种或一种以上导电材料，例如，金属、金属合金、导电金属氮化物、其它导电材料或其某一组合。举例来说，可用第一电极232的一种或一种以上导电材料来填充沟槽224的在移除硅材料230的部分之后即刻重新敞开的部分。用于形成钌材料228的适合技术可包括(举例来说)CVD、PVD、ALD及无电镀。如关于第一导体226所述，用第一电极232的导电材料填充沟槽224可在经图案化电介质222a的上部表面上面延伸，且可(例如)通过CMP移除此过量材料以平面化所述表面。在第一电极232的形成之后，在第一电极232上方形成具有可变电阻率的材料234。具有可变电阻率的材料234可包括硫属化物或其它相变材料、铁电材料、磁阻材料或可通过跨越材料施加适当电位差而更改其电阻率的其它材料。一些特定实例包括NiO、Nb2O5, TiO2, HfO2, A1203、MgOx, ZrOx, CrO2, W、BN 及 A1N。一般来说，将前述材料视为能够可逆地更改其电阻率的材料。具有可变电阻率的材料234可进一步包括可熔材料以使得其电阻率可从初始值更改到不同值但不容易恢复到其初始值。举例来说，材料234可为反熔丝，以使得其呈现介电性质或半导电性质直到跨越所述反熔丝施加充足电位差允许反熔丝的相对侧上的导电材料短接在一起。对于例如图3H及4H中所描绘的实施例的实施例，具有可变电阻率的材料234可形成为连续层，且可在一个方向上跨越第一电极232的长度且在另一方向上跨越第二电极238的长度。
在具有可变电阻率的材料234的形成之后，可在具有可变电阻率的材料234上方形成第二电极236。第一电极232、具有可变电阻率的材料234及第二电极236共同地形成存储器单元的电阻元件。一般来说，第二电极236经形成以含有一种或一种以上导电材料，例如，金属、金属合金、导电金属氮化物、其它导电材料或其某一组合。举例来说，形成第二电极236可包括形成经图案化电介质222b、用一种或一种以上导电材料填充沟槽及如参考第一导体226所描述而凹入。如关于第一导体226进一步所述,用第二电极236的导电材料填充沟槽可在经图案化电介质222b的上部表面上面延伸且可(例如)通过CMP移除此过量材料以平面化所述表面。选择用于经图案化电介质222b的材料可遵循与关于经图案化电介质222a所呈现的指南相同的指南，但电介质222b与电介质222a无需为相同电介质材料。在第二电极236的形成之后，可在第二电极236上方形成第二导体238。一般来说，第二导体238经形成以含有一种或一种以上导电材料，例如，金属、金属合金、导电金属氮化物、其它导电材料或其某一组合。第二导体238可具有与第一导体226相同的构造。举 例来说，形成第二导体238可包括用一种或一种以上导电材料填充经图案化电介质222b的沟槽并移除过量材料，例如参考第一电极232所描述。作为参考图3A到3H及4A到4H所描述的处理的替代方案，可通过除本文中所描述的过程之外的过程来形成例如第一导体226、钌材料228、硅材料230、第二电极236及第二导体238的结构。使用第一导体226作为一实例，可通过以下操作来避免凹入将经图案化电介质222a形成到第一导体226的所要高度、用一种或一种以上导电材料填充沟槽224并(例如)通过CMP移除任何过量材料；或将一种或一种以上导电材料形成到所要高度、图案化以界定第一导体226并用电介质材料填充第一导体226之间的空间。半导体制作领域的技术人员将明了用以形成本文中所描述的结构的其它方法。图3J描绘根据某些实施例的二极管的横截面图，其展示在硅材料230上的硅化钌(Ru2Si3)界面229。硅化钌界面229形成于硅材料230上硅材料230与钌材料228之间。对于各种实施例，硅化钌界面229为多晶硅化钌。可通过使钌材料228及硅材料230退火(例如，快速热退火)借此促进钌材料228的钌与硅材料230的硅的反应来形成硅化钌界面229。举例来说，图3G及4G的结构可经受足以形成多晶硅化钌界面229的时间及温度，例如，在氮(N2)环境中500°C到800°C的温度下达5分钟到30分钟。现在将参考图5A到5B、图6A到6B、图7A到7B、图8A到8B及9A到9B来描述额外实施例。在这些图中，省略各种制作阶段。然而，其中所描述的结构可使用如参考图3A到3H、3J及4A到4H所描述的处理来制作。除非另有说明，否则结合图3A到3H、图3J及4A到4H关于各种元件提供的指南适用于所描绘实施例中的每一者。图5A及5B描绘根据实施例的分别沿图2的视图线A-A'及B-B'截取的存储器阵列的一部分的横截面图。对于图3A到3H及4A到4H中所描绘的实施例，二极管与沿第一导体226的方向的邻近存储器单元接触，但与沿第二导体238的方向的邻近存储器单元隔离。对于图5A及5B中所描绘的实施例，二极管与沿第一导体226的方向及沿第二导体238的方向的邻近存储器单元隔离。可通过使用例如图5A及5B中的经图案化电介质222b的额外经图案化电介质来形成此结构。举例来说，可将经图案化电介质222a形成到第一导体226的所要高度，且可形成第一导体226。接着可将经图案化电介质222b形成到钌材料228、硅材料230及第一电极232的堆叠的所要高度，从而界定用于二极管及第一电极232的后续形成的通孔。可如参考图3H及4H所描述来形成具有可变电阻率的材料234，可如参考图3H及4H所描述来形成第二电极236及第二导体238，应注意，图5B的经图案化电介质222c对应于图4H的经图案化电介质222b。虽然图5A及5B中未识别，但如参考图3J所描述，可在钌材料228与硅材料230之间形成硅化钌界面。图6A及6B描绘根据实施例的分别沿图2的视图线A-A'及B-B'截取的存储器阵列的一部分的横截面图。对于图5A及5B中所描绘的实施例，具有可变电阻率的材料234与沿第一导体226的方向及沿第二导体238的方向的邻近存储器单元接触。对于图6A及6B中所描绘的实施例，具有可变电阻率的材料234与沿第一导体226的方向及沿第二导体238的方向的邻近存储器单元隔离。处理可与参考图5A及5B所描述的处理类似，只不过经图案化电介质222b可形成到钌材料228、硅材料230、第一电极232及具有可变电阻率的材料234的堆叠的所要高度。虽然图6A及6B中未识别，但如参考图3J所描述，可在钌材料228与硅材料230之间形成硅化钌界面。图7A及7B描绘根据实施例的分别沿图2的视图线A-A'及B-B'截取的存储器阵列的一部分的横截面图。对于图3A到3H及4A到4H中所描绘的实施例，二极管在存储器单元的电阻元件与第一导体2 26之间。对于图7A及7B中所描绘的实施例，二极管在存储器单元的电阻元件与第二导体238之间。此外，尽管图3A到3H及4A到4H中所描绘的实施例使其存储器单元的二极管与沿第一导体226的方向的邻近存储器单元接触，但图7A及7B中所描绘的实施例具有与沿第一导体226及第二导体238两者的方向的邻近存储器单元隔离的二极管。从前述论述中，此结构的制作将显而易见。虽然图7A及7B中未识别，但如参考图3J所描述，可在钌材料228与硅材料230之间形成硅化钌界面。图8A及SB描绘根据实施例的分别沿图2的视图线A-A'及B-B'截取的存储器阵列的一部分的横截面图。对于图7A及7B中所描绘的实施例，具有可变电阻率的材料234与沿第一导体226及第二导体238两者的方向的邻近存储器单元接触。对于图8A及SB中所描绘的实施例，具有可变电阻率的材料234与沿第一导体226及第二导体238两者的方向的邻近存储器单元隔离。从前述论述中，此结构的制作将显而易见。虽然图8A及SB中未识别，但如参考图3J所描述，可在钌材料228与硅材料230之间形成硅化钌界面。图9A及9B描绘根据实施例的分别沿图2的视图线A-A'及B-B'截取的存储器阵列的一部分的横截面图。图9A及9B中所描绘的实施例展示形成为具有势垒225及所述势垒内的导电材料227的第一导体226的实例。图9A及9B中所描绘的实施例与图3A到3H及4A到4H中所描绘的实施例类似，只不过所述二极管形成于存储器单元的电阻元件与第二导体238之间，且所述二极管与沿第二导体238的方向的邻近存储器单元接触但与沿第一导体226的方向的邻近存储器单元隔离。虽然图9A及9B中未识别，但如参考图3J所描述，可在钌材料228与硅材料230之间形成硅化钌界面。应注意，可在参考图3A到9B所描述的结构中利用额外层，例如用以抑制相对层之间的扩散的势垒层或用以促进相对层之间的粘合的粘合层。结论已描述利用包括串联耦合于两个导体之间的电阻元件及二极管的存储器单元的存储器装置。所述二极管包括钌材料及硅材料。所述二极管进一步包括在硅材料上的钌或硅化钌的界面。硅化钌界面可为多晶硅化钌。虽然本文已图解说明及描述了特定实施例，但所属领域的技术人员将了解旨在实 现相同目的的任何布置均可替代所展示的特定实施例。所属领域的技术人员将明了所述实施例的许多修改。因此，此申请案既定涵盖所述实施例的任何修改或变化形式。
权利要求
1.一种存储器单元，其包含第一导体；第二导体；电阻元件，其耦合于所述第一导体与所述第二导体之间 '及二极管，其在所述第一导体与所述第二导体之间与所述电阻元件串联耦合；其中所述二极管包含钌材料及硅材料；且其中所述二极管进一步包含在所述硅材料上的选自由所述硅材料上的钌界面及所述硅材料上的硅化钌界面组成的群组的界面。
2.根据权利要求1所述的存储器单元，其中所述电阻元件包含具有可变电阻率的材料。
3.根据权利要求1所述的存储器单元，其中所述电阻元件包含熔丝或反熔丝。
4.根据权利要求1所述的存储器单元，其中所述硅化钌界面为多晶硅化钌。
5.根据权利要求1所述的存储器单元，其中所述硅材料选自由单晶硅、多晶硅及非晶硅组成的群组。
6.根据权利要求1所述的存储器单元，其中所述二极管在所述电阻元件与所述第一导体之间。
7.根据权利要求6所述的存储器单元，其中所述二极管的所述界面在所述二极管的所述硅与所述第一导体之间。
8.根据权利要求6所述的存储器单元，其中所述电阻元件包含第一电极；具有可变电阻率的材料；及第二电极，其在所述第二导体与所述具有可变电阻率的材料之间。
9.根据权利要求8所述的存储器单元，其中所述具有可变电阻率的材料与沿所述第一导体的方向的邻近存储器单元及沿所述第二导体的方向的邻近存储器单元接触。
10.根据权利要求9所述的存储器单元，其中所述二极管与沿所述第一导体的所述方向的所述邻近存储器单元接触，但不与沿所述第二导体的所述方向的所述邻近存储器单元接触。
11.根据权利要求9所述的存储器单元，其中所述二极管与沿所述第一导体的所述方向的所述邻近存储器单元及沿所述第二导体的所述方向的所述邻近存储器单元隔离。
12.根据权利要求8所述的存储器单元，其中所述具有可变电阻率的材料与沿所述第一导体的方向的邻近存储器单元及沿所述第二导体的方向的邻近存储器单元隔离。
13.根据权利要求12所述的存储器单元，其中所述二极管与沿所述第一导体的所述方向的所述邻近存储器单元及沿所述第二导体的所述方向的所述邻近存储器单元隔离。
14.根据权利要求1所述的存储器单元，其中所述二极管在所述电阻元件与所述第二导体之间。
15.根据权利要求14所述的存储器单元，其中所述二极管的所述硅在所述二极管的所述界面与所述第二导体之间。
16.根据权利要求14所述的存储器单元，其中所述电阻元件包含第一电极；具有可变电阻率的材料；及第二电极，其在所述二极管与所述具有可变电阻率的材料之间。
17.根据权利要求16所述的存储器单元，其中所述具有可变电阻率的材料与沿所述第一导体的方向的邻近存储器单元及沿所述第二导体的方向的邻近存储器单元接触。
18.根据权利要求17所述的存储器单元，其中所述二极管与沿所述第二导体的所述方向的所述邻近存储器单元接触，但不与沿所述第一导体的所述方向的所述邻近存储器单元接触。
19.根据权利要求17所述的存储器单元，其中所述二极管与沿所述第一导体的所述方向的所述邻近存储器单元及沿所述第二导体的所述方向的所述邻近存储器单元隔离。
20.根据权利要求16所述的存储器单元，其中所述具有可变电阻率的材料与沿所述第一导体的方向的邻近存储器单元及沿所述第二导体的方向的邻近存储器单元隔离。
21.根据权利要求20所述的存储器单元，其中所述二极管与沿所述第一导体的所述方向的所述邻近存储器单元及沿所述第二导体的所述方向的所述邻近存储器单元隔离。
22.—种存储器装置，其包含存储器单元阵列；多个存取线；及多个数据线；其中所述存储器单元中的至少一者形成于所述多个存取线中的相关联存取线与所述多个数据线中的相关联数据线的相交点处，所述至少一个存储器单元包含电阻元件，其耦合于所述相关联存取线与所述相关联数据线之间；及二极管，其在所述相关联数据线与所述电阻元件之间与所述电阻元件串联耦合；其中所述二极管包含在硅材料上的介于钌材料与所述硅材料之间的界面，所述界面选自由所述硅材料上的钌界面及所述硅材料上的硅化钌界面组成的群组；且其中所述硅材料在所述界面与所述电阻元件之间。
23.根据权利要求22所述的存储器装置，其中所述至少一个存储器单元的所述电阻元件包含具有可变电阻率的材料，其中所述具有可变电阻率的材料与沿所述相关联数据线的方向的邻近存储器单元及沿所述相关联存取线的方向的邻近存储器单元接触。
24.根据权利要求23所述的存储器装置，其中所述至少一个存储器单元的所述二极管与沿所述相关联数据线的所述方向的所述邻近存储器单元接触，但不与沿所述相关联存取线的所述方向的所述邻近存储器单元接触。
25.根据权利要求23所述的存储器装置，其中所述至少一个存储器单元的所述二极管与沿所述相关联数据线的所述方向的所述邻近存储器单元及沿所述相关联存取线的所述方向的所述邻近存储器单元隔离。
26.根据权利要求22所述的存储器装置，其中所述至少一个存储器单元的所述电阻元件包含具有可变电阻率的材料，其中所述至少一个存储器单元的所述具有可变电阻率的材料与沿所述相关联数据线的方向的邻近存储器单元及沿所述相关联存取线的方向的邻近存储器单元隔离，且其中所述二极管与沿所述相关联数据线的所述方向的所述邻近存储器单元及沿所述相关联存取线的所述方向的所述邻近存储器单元隔离。
27.一种存储器装置，其包含存储器单元阵列；多个存取线；及多个数据线；其中所述存储器单元中的至少一者形成于所述多个存取线中的相关联存取线与所述多个数据线中的相关联数据线的相交点处，所述至少一个存储器单元包含电阻元件，其耦合于所述相关联存取线与所述相关联数据线之间；及二极管，其在所述电阻元件与所述相关联存取线之间与所述电阻元件串联耦合；其中所述二极管包含在硅材料上的介于钌材料与所述硅材料之间的界面，所述界面选自由所述硅材料上的钌界面及所述硅材料上的硅化钌界面组成的群组；且其中所述硅材料在所述界面与所述相关联存取线之间。
28.根据权利要求27所述的存储器装置，其中所述至少一个存储器单元的所述电阻元件包含具有可变电阻率的材料，其中所述至少一个存储器单元的所述具有可变电阻率的材料与沿所述相关联数据线的方向的邻近存储器单元及沿所述相关联存取线的方向的邻近存储器单元接触。
29.根据权利要求28所述的存储器装置，其中所述至少一个存储器单元的所述二极管与沿所述相关联存取线的所述方向的所述邻近存储器单元接触，但不与沿所述相关联数据线的所述方向的所述邻近存储器单元接触。
30.根据权利要求28所述的存储器装置，其中所述至少一个存储器单元的所述二极管与沿所述相关联数据线的所述方向的所述邻近存储器单元及沿所述相关联存取线的所述方向的所述邻近存储器单元隔离。
31.根据权利要求27所述的存储器装置，其中所述至少一个存储器单元的所述电阻元件包含具有可变电阻率的材料，其中所述至少一个存储器单元的所述具有可变电阻率的材料与沿所述相关联数据线的方向的邻近存储器单元及沿所述相关联存取线的方向的邻近存储器单元隔离。
32.根据权利要求31所述的存储器装置，其中所述至少一个存储器单元的所述二极管与沿所述相关联数据线的所述方向的所述邻近存储器单元及沿所述相关联存取线的所述方向的所述邻近存储器单元隔离。
全文摘要
本发明涉及利用包括串联耦合于两个导体之间的电阻元件及二极管的存储器单元的存储器装置。所述二极管包括钌材料及硅材料。所述二极管进一步包括在所述硅材料上的钌或硅化钌的界面。硅化钌界面可为多晶硅化钌。
文档编号H01L21/8247GK103003942SQ201180034046
公开日2013年3月27日 申请日期2011年6月30日 优先权日2010年7月9日
发明者尼马尔·拉马斯瓦米, 柯尔克·D·普拉尔 申请人:美光科技公司