制造隔离电容器的方法及其结构的制作方法

专利名称：制造隔离电容器的方法及其结构的制作方法
技术领域：
本发明涉及半导体结构和制造方法，更特别地涉及制造隔离电容器的方法和所得到的结构。
背景技术：
通过使用SOI (绝缘体上硅)衬底已经大大改善CMOS逻辑器件的性能。而且，通过在逻辑芯片内集成DRAM隔间(compartment)(例如，在SOI上的嵌入式DRAM)实现了 SOI 逻辑芯片的进一步改善。动态随机存取存储器(DRAM)是一种随机存取存储器，其在集成电路内的分开电容器中存储每个数据比特。与SRAM中的六个晶体管相比，DRAM的优势在于它的结构简单性，即，每个比特仅需要一个晶体管和电容器。这允许DRAM达到非常高的密度。数十年来，DRAM单元结构已经成功缩减到日益变小的尺寸，这允许降低制造成本和增加DRAM单元结构内的集成度。
尽管数十年来已经成功缩减DRAM单元结构，但是DRAM单元结构的缩减并不是完全没有问题。具体而言，这样的缩减尽管对于动态随机存取存储器单元结构内的场效应晶体管和存储电容器二者在物理上可实现，但是就当强有力地缩减时的存储器电容器可能不具有足够用于动态随机存取存储器单元结构的正常操作的存储电容而言，这样的缩减对于存储电容器是有问题的。
然而，变得越来越难以在减小的尺寸下维持增强的性能。尤其是形成掩埋极板电极变得极其有挑战性。例如，在SOI中的深沟槽电容器的情况下，常规扩散掺杂或注入工艺变得非常难以通过越来越小的深沟槽开口。也就是，随着深沟槽的开口变得更小，变得越来越难以将掺杂剂注入到开口中，以便从衬底材料形成极板之一。而且，在掺杂工艺期间， 不希望的注入物被注入到SOI中。附加地，由于深沟槽之间的小的间隔，所以DT阵列之间的泄漏成为问题。该泄漏(即，深沟槽之间缺乏隔离)导致相邻的电容器同时接通和关断。 而且已经发现，在SOI键合/退火工艺之后，诸如磷之类的掺杂剂往往从外延层扩散到下覆 (underlying)衬底中,这会引起隔离问题。
因此，本领域中存在对于克服以上描述的缺陷和限制的需求。发明内容
在本发明的第一方面中，一种方法包括同时形成穿过SOI和掺杂多晶层而到达下覆绝缘体层的多个深沟槽和围绕多个深沟槽的群组或阵列的一个或更多个隔离沟槽。该方法还包括利用绝缘体材料对多个深沟槽和一个或更多个隔离沟槽进行加衬。该方法还包括利用在绝缘体材料上的传导材料填充多个深沟槽和一个或更多个隔离沟槽。该深沟槽形成深沟槽电容器并且一个或更多个隔离沟槽形成一个或更多个隔离极板，该一个或更多个隔离极板将深沟槽电容器的至少一个群组或阵列与深沟槽电容器的另一个群组或阵列隔离。
在本发明的另一方面中，一种方法包括在衬底上形成绝缘体层。该方法还包括在绝缘体层上形成掺杂多晶层。该方法还包括将绝缘体上硅(SOI)结构键合到掺杂多晶层。该方法还包括在掺杂的多晶层和SOI结构中形成多个深沟槽和围绕多个深沟槽的阵列或群组的一个或更多个隔离沟槽。该方法还包括在深沟槽和一个或更多个隔离沟槽的侧壁上形成绝缘体层。该方法还包括在绝缘体层上方形成传导金属。
在本发明的又一方面中，一种结构包括形成在SOI和η+掺杂多晶层中的深沟槽电容器的一个或更多个群组。深沟槽电容器包括绝缘体材料，该绝缘体材料在η+掺杂多晶层与形成在沟槽中的传导极板之间并且与η+掺杂多晶层和传导极板直接接触。该结构还包括形成在SOI和η+掺杂多晶层中的一个或更多个深沟槽隔离结构，该深沟槽隔离结构将深沟槽电容器的一个或更多个群组中的至少一个群组与另一群组隔离。
在本发明的另一方面中，提供一种在机器可读存储介质中有形地实现用于设计、 制造或测试集成电路的设计结构。该设计结构包括本发明的结构。在另一实施例中，一种编码在机器可读数据存储介质上的硬件描述语言(HDL)设计结构包括当在计算机辅助设计系统中处理时生成包括本发明的结构的隔离电容器结构(ISC)的机器可执行表示的元件。 在又一实施例中，提供一种在计算机辅助设计系统中的方法以用于生成ISC的功能设计模型。该方法包括生成ISC的结构元件的功能表示。


通过本发明示例性实施例的非限制性示例的方式，参照所标示的多个附图在以下的详细描述中描述本发明。
图I示出了根据本发明各方面的起始结构；
图2至图9示出了根据本发明各方面的附加结构和相应的处理步骤；
图10示出了图9的结构的顶视图；以及
图11是用在半导体设计、制造和/或测试中的设计过程的流程图。
具体实施方式
本发明涉及半导体结构和制造方法，并且更特别地涉及制造隔离电容器的方法和所得到的结构。更具体而言，本发明针对使用掩埋隔离极板在SOI上制造eDRAM的方法。在一些实施例中，掩埋隔离极板是多晶硅极板。有利地，掩埋隔离极板提供电容器的每个阵列或群组之间的隔离，同时消除η带之间的泄漏。本发明还消除在SOI中的不希望的注入物， 以及相比常规方法而言改善缩减能力。例如，通过使用本发明，可以缩减器件，而无需考虑通过小的深沟槽开口的注入。
图I示出了根据本发明的起始结构。起始结构例如包括具有氧化物层12的施主衬底10。在一些实施例中，施主衬底10是硅(SOI)。氧化物12可以使用本领域技术人员已知的热氧化工艺来沉积。氧化物12可以具有大约150nm的厚度；但本发明也设想其它尺寸。
图2示出了离子注入工艺。例如，离子注入工艺是形成层14的H+离子注入工艺。 图I和图2的结构是本领域技术人员熟知的传统结构，并且因而这里无需进一步说明。
图3示出了根据本发明的另一结构和处理步骤。在图3中，在衬底16上沉积绝缘体层18。绝缘体层18可以具有大约IOOGA的厚度；但本发明也设想其它尺寸。在一些实施例中，绝缘体层18例如可以是氧化物、氮化物、氧化铪、高k材料或其它介电材料。在一些实施例中，绝缘体层18充当扩散阻挡层以阻止掺杂剂扩散到下覆层中。掺杂多晶层20 沉积在绝缘体层18上。在一些实施例中，掺杂多晶层20是N+多晶层，这可以使用常规化学气相沉积工艺来沉积。掺杂多晶层20为约4微米厚。该厚度有利地提供足够形成深沟槽的材料，同时确保掺杂多晶层20可以充当电容器的极板。
掺杂多晶层20的使用消除了如在常规制造工艺中那样的对沟槽结构进行掺杂的需要。而且，通过使用掺杂多晶层20，容易将结构缩减到较小的节点，因为不存在用于在深沟槽结构内掺杂的进一步处理要求。有利地，掺杂多晶层20也阻止在SOI层10中的不希望的注入物。
在图4中，使用常规键合技术将图2和图3的结构键合在一起。例如，图2的结构可以翻转并且使用例如粘接键合技术键合到图3的结构。相应地，在形成掺杂多晶层20之后，可以直接键合到氧化物层12。在图5中，使用常规剥离工艺来剥离施主衬底10以形成 SOI 层 10。
在图6中，使用常规工艺在SOI层10上方布置光致抗蚀剂掩膜22。例如，可以通过旋涂将光致抗蚀剂掩膜22沉积在焊盘膜(氧化物/氮化物)上方，该焊盘膜是使用CVD 工艺沉积在SOI层10上的。在一些实施例中，然后使用常规光刻工艺对光致抗蚀剂掩膜22 进行构图。例如，可以使光致抗蚀剂掩膜22曝光以在其中开孔。该孔将与在结构内形成的沟槽对应。
在图7a中，结构经历刻蚀工艺，以便同时形成深沟槽24a和24b。在一些实施例中，深沟槽24a围绕深沟槽24b，由此隔离深沟槽24b。有利地，深沟槽24a用于形成掩埋隔离极板(或深沟)，其在电容器的每个阵列或群组之间提供隔离结构，同时消除陈列之间的泄漏。以此方式，深沟槽24b可以形成为用于诸如eDRAM之类的电容器结构的隔离极板。深沟槽24a应形成为延伸到绝缘体层18以提供充足的电隔离。在一些实施例中，深沟槽24b 可以形成在多晶层内(图7b)或延伸到绝缘体层18以图最大的电容。而且，在一些实施例中，在同时形成深沟槽24a、24b时，可以将深沟槽24a、24n刻蚀到相同深度。
在图8中，在深沟槽24a、24b内提供绝缘体材料26。更具体而言，使深沟槽24a、 24b同时加衬有绝缘体材料26，包括其侧壁和底部。在一些实施例中，在其它类型的用于形成电容器的已知绝缘体材料中，绝缘体材料26可以是高k电介质、氮化物或氧化物。在实施例中，例如氧化物可以是热生长的。在一些实施例中，绝缘体材料26约为100A，但本发明也设想其它尺寸。绝缘体材料26的厚度不应将夹断沟槽24a、24b。
在图9中，例如使用常规沉积工艺，利用传导材料28同时填充沟槽24a、24b。在一些实施例中，传导材料为多晶硅层28，其充当形成沟槽电容器24bi的传导极板。绝缘体材料26在多晶硅层28与掺杂多晶层20之间并且与多晶硅层28和掺杂多晶层20直接接触。 在一些实施例中，可以使用常规刻蚀剂或平坦化工艺来清除SOI层10的表面上的任何多余传导材料28。沟槽电容器24bi保持由充当隔离深沟的隔离极板24&1围绕。
图10示出了图9的结构的顶视图。如图10所示，隔离极板24&1围绕并隔离沟槽电容器24lv在一些实施例中，隔离极板24 可以形成为围绕并隔离沟槽电容器24bi的任何群组或阵列。在一些实施例中，沟槽电容器24bi电连接到晶体管30。
图11是用在半导体设计、制造和/或测试中的设计过程的流程图。图11示出了例如用在半导体IC逻辑设计、仿真、测试、布版和制造中的示例性设计流程900的框图。设计流程900包括工艺、机器和/或机制，用于处理设计结构或器件，以生成上述和图I至图 10所示的设计结构和/或器件的逻辑上或另外功能上等同的表示。由设计流程900处理和/或生成的设计结构可以编码在机器可读传输或存储介质上以包括数据和/或指令，该数据和/或指令当在数据处理系统上执行或另外处理时生成硬件组件、电路、器件或系统的逻辑上、结构上、机械上或另外功能上等同的表示。机器包括但不限于用在诸如设计、制造或仿真电路、组件、器件或系统之类的IC设计工艺中的任何机器。例如，机器可以包括 光刻机器、用于生成掩膜的机器和/或装备(例如，电子束微影系统(writer))、用于仿真设计结构的计算机或装备、用在制造或测试工艺中的任何装置或用于将设计结构的功能上等同的表示编程为任何介质的任何机器(例如，用于对可编程门阵列进行编程的机器)。
设计流程900可以根据设计的表示的类型来变化。例如，用于构建专用IC(ASIC) 的设计流程900可以不同于用于设计标准组件的设计流程900或者不同于将设计实例化为可编程阵列的设计流程900，该可编程阵列例如是由Altera 公司或Xilinx 公司提供的现场可编程门阵列(FPGA)或可编程门阵列(PGA)。
图11图示了多个这样的设计结构，包括优选地由设计流程910处理的输入设计结构920。设计结构920可以是由设计流程910生成并处理的逻辑仿真设计结构，以产生硬件器件的逻辑上等同的功能表示。设计结构920也可以或者备选地包括数据和/或程序指令，该数据和/或程序指令当由设计流程910处理时生成硬件器件的物理结构的功能表示。 不管表示功能和/或结构设计特征如何，都可以使用诸如由核开发者/设计者实现的电子计算机辅助设计(ECAD)来生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或更多个硬件和/或软件模块访问和处理，以仿真或另外在功能上表示诸如图I至图10所示那样的电子组件、电路、电子或逻辑模块、装置、器件或系统。如此，设计结构920可以包括文件或其它数据结构，该文件或其它数据结构包括当由设计或仿真数据处理系统处理时在功能上仿真或另外表示电路或其它级硬件逻辑设计的人类和/或机器可读源代码、编译结构和计算机可执行代码结构。这样的数据结构可以包括硬件描述语言(HDL)设计实体或者符合和/或可与诸如Verilog和 VHDL之类的较低级HDL设计语言和/或诸如C或C++之类的较高级设计语言兼容的其它数据结构。
设计过程910优选地采用并结合用于综合、转译或另外处理功能上等同于图I至图10所示组件、电路、器件或逻辑结构的设计/仿真的硬件和/或软件模块，以生成网表 980，该网表980可以包含诸如设计结构920之类的设计结构。网表980可以包括例如表示导线、分立组件、逻辑门、控制电路、I/O器件、模型等的列表的编译或另外处理的数据结构， 该列表描述与集成电路设计中的其它元件和电路的连接。网表980可以使用迭代过程来综合，在该迭代过程中，根据用于器件的设计规范和参数来多次重新综合网表980。关于这里描述的其它设计结构类型，可以将网表980记录在机器可读数据存储介质上或编程到可编程门阵列中。该介质可以是非易失性存储介质，诸如磁或光盘驱动器、可编程门阵列、压缩闪存或其它快闪存储器。附加地，或备选地，该介质可以是系统或高速缓存存储器、缓冲器空间或者其上可以经由因特网或其它联网适合手段传送并中间存储数据群组的电学上或光学上传导的器件和材料。
设计过程910可以包括用于处理包括网表980的各种输入数据结构类型的硬件和软件模块。这样的数据结构类型可以驻留在例如库元件930内并且包括针对给定制造技术 (例如，不同技术节点，32nm、45nm、90nm等)通常使用的元件、电路和器件的集合，包括模型、版图和符号表示。数据结构类型可以进一步包括设计规范940、特征数据950、验证数据 960、设计规则970和测试数据文件985，该测试数据文件985可以包括输入测试图案、输出测试结果和其它测试信息。设计过程910可以进一步包括例如标准机械设计过程，诸如应力分析、热分析、机械事件仿真、用于诸如浇铸、模制和模具按压成形等的操作的过程仿真。 机械设计领域的普通技术人员可以认识到在不偏离本发明的范围和精神的情况下用在设计过程910中的可能的机械设计工具和应用的范围。设计过程910也可以包括用于执行诸如定时分析、验证、设计规则检验、布局和布线操作等的标准电路设计过程的模块。
设计过程910采用并结合诸如HDL编译器和仿真模型构建工具之类的逻辑和物理设计工具来与所描绘的支持数据结构以及任何附加机械设计或数据(如果可应用)一起处理设计结构920，从而生成第二设计结构990。
设计结构990以用于交换机械器件和结构的数据(例如，以IGES、DXF、Parasolid XT、JT、DRG或任何其它用于存储或呈现这种机械设计结构的适合格式存储的信息)的数据格式驻留于存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或更多个文件、数据结构或者其它计算机编码数据或指令，该一个或更多个文件、数据结构或者其它计算机编码数据或指令当由ECAD系统处理时生成与图I至图10所示本发明实施例的一个或更多个实施例在逻辑上或另外在功能上等同的形式。在一个实施例中，设计结构990可以包括在功能上仿真图I至图10所示的器件的编译的可执行HDL仿真模型。
设计结构990也可以采用用于交换集成电路的版图数据的数据格式和/或符号数据格式(例如，以GDSII (GDS2)、0ASIS、映射文件或任何其它用于存储这种设计数据结构的合适格式存储的信息)。设计结构990可以包括诸如以下的信息符号数据、映射文件、测试数据文件、设计内容文件、制造数据、版图参数、导线、金属级、过孔、形状、用于布线通过制造线的数据以及制造商或其它设计者/开发者所需的用于产生如上所述和图I至图10所示的器件或结构的任何其它数据。设计结构990然后可以进行到阶段995，其中例如设计结构990进行到流片、正式进入制造、正式进入掩膜室、发送到另一设计室、发送回到客户等。
上述方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以未加工的晶片的形式(也就是，作为具有多个未封装芯片的单个晶片)、作为裸片或以封装的形式分销。在后一情况中，该芯片以单个芯片封装(诸如塑料载体，具有附着到母板或其它更高级载体的引线)或者以多个封装(诸如具有任一或两个表面互连或掩埋互连的陶瓷载体)来安装。在任意情况下，然后将芯片与其它芯片、分立电路元件和/或其它信号处理器件集成作为(a)诸如母板的中间产品或者(b)最终产品中的任一个的部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备和中央处理器的高级计算机产品。
这里使用的术语仅用于描述特定实施例的目的，而不旨在于限制本发明。除非上下文另外明确指出，否则如这里所使用的，单数形式“一个”、“一”和“该”旨在于也包括复数。将进一步理解到，术语“包括”和/或“包含”在该说明书中使用时指明所述特征、整数、 步骤、操作、元件和/或组件的存在，而不排除一个或更多个其它特征、整数、步骤、操作、元件、组件和或其群组的存在或添加。
如果可应用，则权利要求中所有的装置或步骤加功能元件的对应结构、材料、动作和等同方案旨在于包括用于与具体请求的其它请求保护的元件相结合地执行该功能的任意结构、材料或动作。出于图示和描述的目的已经给出了对本发明的描述，但本发明的描述并不旨在于穷举或以所公开的形式限制本发明。在不脱离本发明的精神和范围的情况下， 本领域普通技术人员将认识到许多修改和变型。选择和描述实施例以便最好地说明本发明的原理和实践应用，以及使得本领域其它普通技术人员理解本发明的适于设想的特定使用的具有各种修改的各种实施例。因此，尽管就实施例描述了本发明，但本领域技术人员将认识到，本发明可以在所附权利要求的精神和范围内以及在修改的情况下实施。
工业适用性
本发明在隔离电容器的制造中得到实用性。
权利要求
1.一种方法，包括 同时形成穿过SOI (10)和掺杂多晶层(20)而到达下覆绝缘体层(18)的多个深沟槽(24b)和围绕所述多个深沟槽的群组或阵列的一个或更多个隔离沟槽(24a)； 利用绝缘体材料(26)对所述多个深沟槽和一个或更多个隔离沟槽进行加衬；以及利用在所述绝缘体材料上的传导材料(28)填充所述多个深沟槽和所述一个或更多个隔离沟槽， 其中所述深沟槽形成深沟槽电容器(24bi)并且所述一个或更多个隔离沟槽形成一个或更多个隔离极板(24 )，该一个或更多个隔离极板将所述深沟槽电容器的至少一个群组或阵列与所述深沟槽电容器的另一个群组或阵列隔离。
2.根据权利要求I所述的方法，其中所述绝缘体材料的衬里是生长的氧化物。
3.根据权利要求I所述的方法，其中所述绝缘体材料的衬里是氮化物或高k介电质的沉积物。
4.根据权利要求I所述的方法，其中所述传导材料是多晶材料。
5.根据权利要求I所述的方法，其中在所述多个深沟槽和一个或更多个隔离沟槽的形成之前沉积所述掺杂多晶层。
6.根据权利要求5所述的方法，其中所述掺杂多晶层是n+掺杂多晶层。
7.根据权利要求I所述的方法，其中所述SOI形成在绝缘体层(12)上，所述绝缘体层键合到所述掺杂多晶层，其中在所述键合之前对所述掺杂多晶层进行掺杂。
8.根据权利要求7所述的方法，其中所述掺杂多晶层沉积到所述下覆绝缘体层上，所述下覆绝缘体层形成在下覆衬底(16)上充当扩散阻挡层。
9.根据权利要求8所述的方法，其中所述深沟槽和一个或更多个隔离沟槽被刻蚀到所述掺杂多晶层内的相同深度。
10.根据权利要求I所述的方法，其中所述深沟槽电容器连接到晶体管(30)，并且所述一个或更多个隔离极板保持与所述晶体管隔离。
11.一种方法，包括 在衬底(16)上形成绝缘体层(18)； 在所述绝缘体层上形成掺杂多晶层(20)； 将绝缘体上硅(SOI)结构(12，14，10)键合到所述掺杂多晶层； 在所述掺杂多晶层和所述SOI结构中形成多个深沟槽(24b)和围绕所述多个深沟槽的阵列或群组的一个或更多个隔离沟槽(24a)； 在所述深沟槽和所述一个或更多个隔离沟槽的侧壁上形成绝缘体层(26);以及 在所述绝缘体层上方形成传导金属(28)。
12.根据权利要求11所述的方法，其中所述深沟槽形成深沟槽电容器(24bi)并且所述一个或更多个隔离沟槽形成一个或更多个隔离极板(24 )，该一个或更多个隔离极板将所述深沟槽电容器的阵列或群组彼此隔离。
13.根据权利要求12所述的方法，其中同时形成所述深沟槽和所述一个或更多个隔离沟槽。
14.根据权利要求13所述的方法，其中所述深沟槽和所述一个或更多个隔离沟槽形成到相同深度，当利用所述绝缘体层和所述传导层填充时，形成深沟槽电容器的一个或更多个阵列和一个或更多个隔离极板，所述一个或更多个隔离极板是从所述一个或更多个隔离沟槽形成的并且将所述深沟槽电容器的阵列彼此隔离。
15.根据权利要求11所述的方法，其中在所述深沟槽和一个或更多个隔离沟槽的形成之前形成所述掺杂多晶层。
16.根据权利要求11所述的方法，其中 在所述深沟槽和所述一个或更多个隔离沟槽的侧壁上同时形成所述绝缘体层；以及 在所述深沟槽和所述一个或更多个隔离沟槽中的所述绝缘体层上方同时沉积所述传导金属。
17.根据权利要求11所述的方法，其中 所述掺杂多晶层是沉积在所述绝缘体层上的n+掺杂多晶层，所述掺杂多晶层充当扩散层，以及 在所述键合和形成所述多个深沟槽和一个或更多个隔离沟槽、绝缘体层和传导材料之前沉积所述n+掺杂多晶层。
18.—种结构,包括 深沟槽电容器(24bi)的一个或更多个群组，所述深沟槽电容器形成在SOI (10)和n+掺杂多晶层(20)中并且包括绝缘体材料(26)，所述绝缘体材料在所述n+掺杂多晶层与传导极板(28)之间并且与所述n+掺杂多晶层和所述传导极板直接接触，所述传导极板形成在沟槽(24b)中；以及 一个或更多个深沟槽隔离结构(24 )，形成在所述SOI (10)和n+掺杂多晶层中，将所述深沟槽电容器的一个或更多个群组中的至少一个群组与另一群组隔离。
19.根据权利要求18所述的结构，其中所述深沟槽隔离结构包括绝缘体材料，所述绝缘体材料在所述n+掺杂多晶层与传导极板(28)之间并且与所述n+掺杂多晶层和所述传导极板直接接触，所述传导极板形成在与用于所述深沟槽电容器的一个或更多个群组的沟槽相同的沟槽(24a)中。
20.根据权利要求18所述的结构，其中所述一个或更多个群组的深沟槽隔离结构和所述深沟槽电容器延伸到距离Si衬底(16)上的扩散阻挡层(18)的相同深度。
21.一种编码在机器可读数据存储介质上的硬件描述语言(HDL)设计结构(990)，所述HDL设计结构包括当在计算机辅助设计系统中处理时生成深沟槽电容器(24bi)的机器可执行表示的元件，其中所述设计结构包括 深沟槽电容器(24bi)的一个或更多个群组，所述深沟槽电容器形成在SOI (10)和n+掺杂多晶层(20)中并且包括绝缘体材料(26)，所述绝缘体材料在所述n+掺杂多晶层与传导极板(28)之间并且与所述n+掺杂多晶层和所述传导极板直接接触，所述传导极板形成在沟槽(24b)中；以及 一个或更多个深沟槽隔离结构(24 )，形成在所述SOI和n+掺杂多晶层中，将所述深沟槽电容器的一个或更多个群组中的至少一个群组与另一群组隔离。
22.根据权利要求21所述的设计结构，其中所述设计结构包括网表(980)。
23.根据权利要求21所述的设计结构，其中所述设计结构作为用于交换集成电路的版图数据的数据格式驻留于存储介质上。
24.根据权利要求21所述的设计结构，其中所述设计结构驻留于可编程门阵列中。
25.根据权利要求21所述的设计结构，进一步地，其中所述一个或更多个群组的深沟槽隔离结构和深沟槽电容器包括绝缘体材料(26)，所述绝缘体材料至少直接接触所述n+掺杂多晶层和所述传导材料。
全文摘要
提供一种用于制造隔离电容器的方法和结构。该方法包括同时形成穿过SOI和掺杂多晶层而到达下覆绝缘体层的多个深沟槽和围绕多个深沟槽的群组或阵列的一个或更多个隔离沟槽。该方法还包括利用绝缘体材料对多个深沟槽和一个或更多个隔离沟槽进行加衬。该方法还包括利用在绝缘体材料上的传导材料填充多个深沟槽和一个或更多个隔离沟槽。深沟槽形成深沟槽电容器并且一个或更多个隔离沟槽形成一个或更多个隔离极板，该一个或更多个隔离极板将深沟槽电容器的至少一个群组或阵列与深沟槽电容器的另一个群组或阵列隔离。
文档编号H01L21/8242GK102986021SQ201180033949
公开日2013年3月20日 申请日期2011年6月29日 优先权日2010年7月19日
发明者权五正, 李准东, P·C·帕里斯, D·J·谢皮斯 申请人:国际商业机器公司