高密度电容器结构及方法
【专利摘要】本发明涉及高密度电容器结构及方法，具体提供的是基于半导体纳米柱的阵列的高密度电容器结构。该高密度电容器结构可以是多个电容器，其中各该半导体纳米柱充当该多个电容器其中一者的底电极，或者该高密度电容器结构可以是大面积金属?绝缘体?金属(MIM)电容器，其中该半导体纳米柱充当后续所形成用于该MIM电容器的底电极的支撑结构。
【专利说明】
高密度电容器结构及方法
技术领域
[0001]本申请案是关于电容器制作，并且更尤指使用纳米结构形成高密度电容器。
【背景技术】
[0002]电容器是记忆体、逻辑与模拟电路中的重要组件。由于每单位面积的电容有限，电容器在整个电路布局中一直占据相当大的芯片面积。随着集成电路系统(cirtuitry)密度增加，用于电容器的可用晶粒面积跟着减少。更稠密电路中的电容器面积减少，因而更难以包括具有够高电容的电容器。因此，在芯片上的电容器面积固定的情况下，可增加电容的结构及方法的需求依然存在。
【发明内容】
[0003]本申请案提供基于半导体纳米柱的阵列的高密度电容器结构。该高密度电容器结构可以是多个电容器，其中各该半导体纳米柱充当该多个电容器其中一者的底电极，或者该高密度电容器结构可以是大面积金属-绝缘体-金属(MIM)电容器，其中该半导体纳米柱充当后续所形成用于该MIM电容器的底电极的支撑结构。
[0004]在本申请案的一项态样中，提供一种形成多个电容器的方法。本方法包括首先在半导体衬底上形成多个半导体纳米柱。该多个半导体纳米柱取向为垂直于该半导体衬底的顶面。在该半导体衬底及该多个半导体纳米柱的曝露表面上方保形沉积介电材料层之后，在该介电材料层上方形成导电材料层。该导电材料层填充介于该多个半导体纳米柱之间的空间。
[0005]在本申请案的另一态样中，提供一种包含多个电容器的半导体结构。该多个电容器包含:多个半导体纳米柱，其存在于半导体基材的顶面上，并取向为垂直于该半导体衬底的顶面;保形介电材料层，其存在于该半导体衬底的该顶面的曝露部分上，并围绕该多个半导体纳米柱的侧壁；以及导电材料层，其位于该保形介电材料层上。该导电材料层横向围绕该多个半导体纳米柱。
[0006]在本申请案的另一态样中，提供一种包含电容器的半导体结构。该电容器包含多个半导体纳米柱，其存在于半导体衬底的顶面上，并取向为垂直于该半导体衬底的顶面。该多个半导体纳米柱各者的顶面上存在有触媒点。该电容器更包括:保形第一导电材料层，其存在于该半导体衬底的该顶面、该多个半导体纳米柱、及该多个触媒点的曝露表面上;保形介电材料层，其存在于该保形第一导电材料层上；以及第二导电材料层，其存在于该保形介电材料层上。该第二导电材料层填充介于该多个半导体纳米柱之间的空间，并在该保形介电材料层的最顶面上方具有顶面。
[0007]在本申请案的又另一态样中，提供一种形成电容器的方法。本方法包括首先在半导体衬底上形成多个半导体纳米柱。该多个纳米柱取向为垂直于该半导体衬底的顶面。该多个半导体纳米柱各者的顶面上存在有触媒点。在该半导体衬底、该多个半导体纳米柱、及该多个触媒点的曝露表面上方保形沉积第一导电材料层之后，在该第一导电材料层上方保形沉积介电材料层。其次，在该介电材料层上方形成第二导电材料，该第二导电材料层填充介于该多个半导体纳米柱之间的空间。
【附图说明】
[0008]图1A是根据本申请案的第一具体实施例，包括半导体衬底的第一例示性半导体结构的立体图，多个触媒点是在该半导体衬底上形成。
[0009]图1B是图1A的第一例示性半导体结构沿着线条B-B’的截面图。
[0010]图2是图1B的第一例示性半导体结构在垂直于半导体衬底的顶面生长半导体纳米柱之后的截面图。
[0011]图3是图2的第一例示性半导体结构在半导体衬底、半导体纳米柱及触媒点的曝露表面上保形沉积介电材料层之后的截面图。
[0012]图4是图3的第一例示性半导体结构在介电材料层上形成导电材料层以完全填充半导体纳米柱之间的空间之后的截面图。
[0013]图5是图4的第一例示性半导体结构在形成接触阶介电层、及该接触阶介电层内的接触结构之后的截面图。
[0014]图6是根据本申请案的第二具体实施例，可衍生自图2的第一例示性半导体结构，在半导体衬底、半导体纳米柱及触媒点的曝露表面上方保形沉积第一导电材料层之后的第二例示性半导体结构的截面图。
[0015]图7是图6的第二例示性半导体结构在第一导电材料层上方保形沉积介电材料层之后的截面图。
[0016]图8是图7的第二例示性半导体结构在介电材料层上形成第二导电材料层以填充半导体纳米柱之间的空间之后的截面图。
[0017]图9是图8的第二例示性半导体结构在形成第二导电材料层上的接触阶介电层、及该接触阶介电层内的接触结构之后的截面图。
【具体实施方式】
[0018]本申请案现将参照以下随附本申请案的论述及图式来更加详述。注意到的是，本申请案的图式仅是为了说明目的而提供，因此，图式并未按照比例来绘制。也注意到的是，相似且对应的元件是以相似的参考元件符号来参照。
[0019]在以下说明中，提出许多具体细节，例如:特定结构、组件、材料、尺寸、处理步骤及技术，以便了解本申请案的各项具体实施例。然而，本领域的技术人员将会领会的是，本申请案的各项具体实施例没有这些具体细节也可予以实践。在其它实例中，众所周知的结构或处理步骤并未加以详述，为的是要避免混淆本申请案。
[0020]请参阅图1A及图1B，根据本申请案的第一具体实施例的第一例示性半导体结构包括形成于半导体衬底10上的多个触媒点(catalyst dot) 12。半导体衬底10可由任何合适的半导体材料所组成，举例如3丨、66、3丨66、3扣、3丨66(:、以及包括11^8、6348及11^的111八族化合物半导体。在一项具体实施例中，半导体衬底10是由Si所构成。选择的半导体衬底10—般具有(111)晶向，以使得纳米柱生长将会垂直于衬底表面出现。半导体衬底10的厚度可以是自400μηι至ΙΟΟΟμηι，而一般的厚度是自50μηι至900μηι。
[0021]触媒点12是用于促使半导体纳米柱生长，并可包括举例如金、铝、钛、铟、铁或镍的金属。触媒点12可分布成在触媒点12之间具有所欲间隔的规则图案，或可分布成随机图案。
[0022]在一项具体实施例中且如图1A所示，触媒点12是均匀分布于半导体衬底10上。触媒点12可藉由图案化触媒层来形成。触媒层可先在半导体衬底10上藉由习知的沉积技术来沉积，包括但不局限于化学气相沉积(CVD)、溅镀、及物理气相沉积(PVD)。形成的触媒层可具有范围自1nm至50nm的厚度，但也可运用更小及更大的厚度。
[0023]随后图案化触媒层以藉由光刻及蚀刻程序来形成触媒点12。光刻步骤包括在触媒层上涂敷光阻(图未示)，将光阻曝照成所欲辐射(radiat1n)的图案，然后利用习知的阻剂显影剂将曝照的光阻显影。蚀刻程序包含干蚀刻及/或湿化学蚀刻。本申请案中可使用的合适的干蚀刻程序包括反应性离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光剥蚀。一般使用的是RIE程序。蚀刻程序利用半导体衬底10当作蚀刻终止物，将图案自图案化光阻转移至触媒层。将图案转移至触媒层之后，残余的光阻可利用举例如灰化(ashing)的习知的阻剂剥除程序来移除。
[0024]在另一具体实施例中，触媒点12可利用自组装(self-assembly)程序来形成。“自组装” 一词在本文中是用于表示让材料自发组织成规则图案。自组装程序利用所属技术领域众所周知的嵌段共聚物(block copolymers)及技术。举例而言，嵌段共聚物层(图未示)首先藉由旋转涂布在半导体衬底10上方形成。嵌段共聚物层可包括任何能够自组装成更大等级阵列结构的嵌段共聚物。在一项具体实施例中，此嵌段共聚物是PMMS-PS嵌段共聚物。嵌段共聚物一经退火处理，便受纳米尺度相位分离并配置成阵列结构，该阵列结构是由第二聚合物嵌段的基质(matrix)围绕第一聚合物嵌段的周期性球域所组成。接着选择性移除第一聚合物嵌段以在第二聚合物嵌段的基质内提供开口，以曝露半导体衬底10的部分。藉由镀覆使开口填充有导电材料以提供触媒点12。形成触媒点12之后，移除第二聚合物嵌段的基质。
[0025]请参阅图2，半导体纳米柱16是垂直于半导体衬底10的顶面来生长。半导体纳米柱16的生长是藉助于触媒点12，并且一般是藉由CVD或等离子体增强型化学气相沉积(PECVD)来实行。在一项具体实施例中，利用半导体先驱物气体(例如:用于硅纳米柱的硅烷(SiH4);用于锗纳米柱的锗烧(GeH4))藉由气液固(vapor-liquid-solid;VLS)生长程序将半导体纳米柱16生长在半导体衬底10上。在一项具体实施例中，半导体纳米柱16是硅纳米柱16。当VLS生长启动时，金属半导体(一般为金-硅)液体合金便形成。由于另外供应气相(例如:SiH4)的半导体先驱物，金属半导体微滴(drop let)变为有半导体材料的过饱和，而过量半导体材料沉积于固体-液体介面。结果是，液体微滴从原来的衬底表面上升至生长中半导体纳米柱16的尖部。生长半导体纳米柱之后，金属半导体液体合金将会在冷却期间分离，不会形成金属半导体固体合金。结果是，液体合金在冷却之后回复成触媒点12。
[0026]藉由VLS生长所形成的半导体纳米柱16是磊晶对准至半导体衬底10。“磊晶对准”意味着半导体纳米柱与下层半导体衬底具有相同的晶向。半导体纳米柱16可生长至任何合适的高度。在一项具体实施例中，半导体纳米柱16是生长成范围自ΙΟμπι至ΙΟΟμπι的高度。VLS程序所制备的半导体纳米柱16的直径是由触媒点12的直径来界定，并且可以是自Inm至100nm，但也可运用更小及更大的长度。
[0027]所形成的半导体纳米柱16包含与下层半导体衬底10相同的半导体材料。在一项具体实施例中，半导体纳米柱16是由硅所构成。
[0028]请参阅图3，介电材料层18是保形(conformal Iy)沉积于半导体衬底10、半导体纳米柱16及触媒点12的曝露表面上。介电材料层18可包括所具有介电常数大于8.0的高介电常数(高k)材料。例示性的高k材料包括但不限于氮化硅、氧化铪、氧化铝、氧化钛及氧化钽。介电材料层18可藉由举例如CVD或PVD的习知沉积程序来形成。介电材料层18的厚度可以是自Inm至1nm，但仍可运用更小及更大的厚度。
[0029]请参阅图4，导电材料层20是在介电材料层18上形成以完全填充介于半导体纳米柱16之间的空间。导电材料层20可包括金属或经掺杂半导体材料。此金属可以是诸如钨、钛、钽、铝或铜的元素金属、至少两种元素金属的合金、导电金属氮化物、或导电金属氧化物。经掺杂半导体材料可以是经掺杂多晶硅。导电材料层20可藉由举例如CVD、PVD、ALD或镀覆的习知沉积程序来形成。导电材料层20是沉积至高于介电材料层18的最顶面的厚度。
[0030]导电材料层20及介电材料层18在触媒点12的顶面上方形成的部分可藉由举例如化学机械平坦化(CMP)的习知平坦化程序来移除。在一项具体实施例中，平坦化程序也可移除触媒区的上部分，使得触媒点12具有平坦的顶面(图未示)。在另一具体实施例中，平坦化程序可完全移除触媒点12，使得导电材料层20具有与半导体纳米柱16的顶面共平面的顶面。
[0031]多个离散电容器从而形成。各半导体纳米柱16形成底电极，介电材料层18形成电容器介电质，而导电材料层20形成电容器其中一者的顶电极。多个离散电容器共用共通的电容器介电质(即介电材料层18)及共通的顶电极(即导电材料层20)。在本申请案的第一具体实施例中，各半导体纳米柱16充当电容器的主动组件(即底电极)。半导体纳米柱16的密集阵列容许达到电容器的高整合密度，每单位面积的电容因而变高。
[0032]请参阅图5，若触媒点12已移除，则接触阶(contactlevel)介电层22是在导电材料层20、介电材料层18、及触媒点12或半导体纳米柱16上方沉积。接触阶介电层22可包括诸如未掺杂氧化硅、经掺杂氧化硅、多孔或非多孔的有机硅酸盐玻璃、多孔或非多孔的氮掺杂有机硅酸盐玻璃、或其组合的介电材料。接触阶介电层22可藉由CVD、PVD、或旋转涂布来形成。若接触阶介电层22未进行自平坦化，则接触阶介电层22的顶面可藉由举例如CMP来平坦化。
[0033]包括与触媒点12接触的第一接触结构26、及与导电材料层20接触的第二接触结构28的各个接触结构是在接触阶介电层22内形成。在本申请案的一些具体实施例中，若触媒点12已移除，则第一接触结构26可直接接触半导体柱16的顶面。举例而言，各个接触结构(26、28)可使用光刻图案化与异向性蚀刻的组合，藉由穿过接触阶介电层22形成第一接触开口(图未示)及第二接触开口(图未示)来形成。第一接触开口曝露触媒点12的顶面、或若触媒点12已移除则半导体纳米柱16的顶面。第二接触开口曝露导电材料层20的顶面的一部分。第一及第二接触开口接着使用举例如CVD、PVD、ALD或镀覆的习知沉积程序，以导电材料来填充。例示性导电材料包括但不限于铜、钨、铝、钽、氮化钛、或氮化钽。导电材料在接触阶介电层22上面的过量部分后续，可藉由举例如凹陷蚀刻或CMP来移除。
[0034]请参阅图6，根据本申请案的第二具体实施例，本申请案的第二例示性半导体结构是衍生自图2的第一例示性半导体结构，藉由在半导体衬底10、半导体纳米柱16及触媒点12的曝露表面上方保形沉积第一导电材料层32。第一导电材料层32作用为金属/绝缘体/金属(ΜΠΟ电容器的底电极。第一导电材料层32可包括金属或经掺杂半导体材料。此金属可以是诸如钨、钛、钽、铝或铜的元素金属、至少两种元素金属的合金、导电金属氮化物、或导电金属氧化物。经掺杂半导体材料可以是经掺杂多晶硅。第一导电材料层32可藉由举例如CVD或ALD的习知沉积程序来形成。第一导电材料层32的厚度可以是自20nm至200nm，但也可运用更小及更大的厚度。
[0035]请参阅图7，介电材料层34是在第一导电材料层32上方以保形方式沉积。介电材料层34作用为MM电容器的电容器绝缘体，并且可包括诸如氮化硅、氧化铪、五氧化钽、二氧化硅或氧化铝的高k材料。介电材料层34可藉由举例如CVD、ALD或其组合来沉积。所形成的介电材料层34的厚度可以是自约Inm至约1nm，但也可运用更小及更大的厚度。
[0036]请参阅图8，第二导电材料层36是在介电材料层34上形成以填充介于半导体纳米柱16之间的空间。第二导电材料层36作用为MM电容器的顶电极。第二导电材料层36可包括与第一导电材料层32相同或不同的金属。第二导电材料层36可包括金属或经掺杂半导体材料。此金属可以是诸如钨、钛、钽、铝或铜的元素金属、至少两种元素金属的合金、导电金属氮化物、或导电金属氧化物。经掺杂半导体材料可以是经掺杂多晶硅。第二导电材料层36可藉由CVD或PECVD来形成。
[0037]从而形成MM电容器。第一导电材料层32形成底电极，介电材料层34形成电容器介电质，而第二导电材料层36形成MM电容器的顶电极。第一导电材料层32环绕半导体柱16，以使得底电极的表面面积增加，从而增加M頂电容器的电容。
[0038]请参阅图9，接触阶介电层40是藉由进行图5的处理步骤在第二导电材料层36上形成。随后，各个接触结构42、44是藉由进行图5的处理步骤来形成。接触结构包括延伸穿透该接触阶介电层40、第二导电材料层36及介电材料层34并接触该第一导电材料层32的第一接触结构42、以及延伸穿透该接触阶介电质40并接触该第二导电材料层36的第二接触结构44。在本申请案的一些具体实施例中，第一接触结构可以是接触半导体衬底10的后触结构(图未示)，用以实现多个芯片的垂直堆迭。
[0039]本申请案的(多个)电容器可藉由将具有(多个)电容器形成于其上的半导体衬底堆迭于具有诸如场效晶体管等多个主动电路装置的另一衬底上，以形成三维的半导体装置架构，而与其它电路整合。随后，形成互连件以连接电容器与主动电路装置。用于形成主动电路装置及互连件的结构及程序在所属技术领域中乃众所周知，因此，本文中不进一步说明。
[0040]尽管本申请案已对照其各项具体实施例来具体展示并且说明，本领域的技术人员仍将了解的是，可施作前述及其它形式变更与细节而不会脱离本申请案的精神及范畴。因此，用意在于本申请案不受限于所述及所示的精准形式及细节，而是落于权利要求书的范畴内。
【主权项】
1.一种形成多个电容器的方法，其包含:在半导体衬底上形成多个半导体纳米柱，该多个半导体纳米柱取向为垂直于该半导体 结构的顶面；在该半导体衬底及该多个半导体纳米柱的曝露表面上方保形沉积介电材料层；以及 在该介电材料层上方形成导电材料层，该导电材料层填充介于该多个半导体纳米柱之 间的空间。2.如权利要求1所述的方法，其更包含平坦化该导电材料层，使得该导电材料层的顶面 与该多个半导体纳米柱的顶面共平面。3.如权利要求2所述的方法，其更包含形成接触该多个半导体纳米柱的多个第一接触 结构、及接触该导电材料层的第二接触结构。4.如权利要求3所述的方法，其中，形成该多个第一接触结构及该第二接触结构包含: 在该导电材料层、该介电材料层及该多个半导体纳米柱上方形成接触阶介电层；形成延伸穿透该接触阶介电层用以曝露该多个半导体纳米柱的该顶面的多个第一开口、及延伸穿透该接触阶介电层用以曝露该导电材料层的该顶面的第二开口；以及 以导电材料填充该多个第一开口及该第二开口。5.如权利要求4所述的方法，其更包含在形成该多个半导体纳米柱前，先在该半导体衬 底上形成多个触媒点。6.如权利要求5所述的方法，其中，形成该多个触媒点包含:在该半导体衬底上形成触媒层；以及图案化该触媒层以提供该多个触媒点。7.如权利要求6所述的方法，其中，该触媒层包含金、铝、钛、铟、铁或镍。8.如权利要求7所述的方法，其中，该多个半导体纳米柱是藉由该多个触媒点所引发的 气液固程序来形成，使得该多个半导体纳米柱各者的顶面上存在有触媒点，其中，该第一接 触结构与该多个触媒点直接接触。9.一种包含多个电容器的半导体结构，该多个电容器包含:多个半导体纳米柱，其存在于半导体衬底的顶面上，并取向为垂直于该半导体衬底的 该顶面；保形介电材料层，其存在于该半导体衬底的该顶面的曝露部分上，并围绕该多个半导 体纳米柱的侧壁;以及导电材料层，其位于该保形介电材料层上，该导电材料层横向围绕该多个半导体纳米柱。10.如权利要求9所述的半导体结构，其中，该多个半导体纳米柱各者具有与该半导体 衬底相同的晶向。11.如权利要求9所述的半导体结构，其中，该多个半导体纳米柱包含与该半导体衬底 的半导体材料相同的半导体材料。12.如权利要求9所述的半导体结构，其中，该保形介电材料层包含氮化硅、氧化铪、氧化铝、氧化钛或氧化钽。13.如权利要求9所述的半导体结构，其中，该导电材料层包含钨、钛、钽、铝、铜、其合 金、导电金属氮化物、导电金属氧化物、或经掺杂多晶硅。14.如权利要求9所述的半导体结构，其更包含延伸穿透接触阶介电层并接触该多个半导体纳米柱的多个第一接触结构、以及延伸穿透该接触阶介电层并接触该导电材料层的第二接触结构。15.如权利要求14所述的半导体结构，该多个半导体纳米柱各者更包含存在于该多个半导体纳米柱各者的顶面上的触媒点，其中，该多个第一接触结构各者接触该多个触媒点其中一者。16.—种包含电容器的半导体装置，该电容器包含: 多个半导体纳米柱，其存在于半导体衬底的顶面上，并取向为垂直于该半导体衬底的该顶面，其中，该多个半导体纳米柱各者的顶面上存在有触媒点； 保形第一导电材料层，其存在于该半导体衬底、该多个半导体纳米柱及该多个触媒点的曝露表面上； 保形介电材料层，其存在于该保形第一导电材料层上；以及 第二导电材料层，其存在于该保形介电材料层上，该第二导电材料层填充介于该多个半导体纳米柱之间的空间，并在该保形介电材料层的最顶面上方具有顶面。17.如权利要求16所述的半导体结构，其中，该多个半导体纳米柱包含与该半导体衬底的半导体材料相同的半导体材料。18.如权利要求16所述的半导体结构，其中，该保形介电材料层包含氮化硅、氧化铪、氧化铝、氧化钛或氧化钽。19.如权利要求16所述的半导体结构，其中，该保形第一导电材料层及该第二导电材料层各包含钨、钛、钽、铝、铜、其合金、导电金属氮化物、导电金属氧化物、或经掺杂多晶硅。20.如权利要求16所述的半导体结构，其中，该触媒点包含金、铝、钛、铟、铁或镍。
【文档编号】H01L21/02GK106067461SQ201610258597
【公开日】2016年11月2日
【申请日】2016年4月22日 公开号201610258597.9, CN 106067461 A, CN 106067461A, CN 201610258597, CN-A-106067461, CN106067461 A, CN106067461A, CN201610258597, CN201610258597.9
【发明人】李偉健, 裴成文, 王平川
【申请人】格罗方德半导体公司